【技术实现步骤摘要】
半导体封装装置及其制造方法
本公开大体上涉及一种半导体封装装置，且更确切地说，本公开涉及一种包含堆叠组件的半导体封装装置及其制造方法。
技术介绍
当将逻辑集成电路(IC)(例如控制器和存储器裸片堆叠)封装到半导体封装中时，通常采用并排布置，这可妨碍半导体封装的小型化。另外，连接存储器裸片堆叠和衬底的线路所必需的空间也妨碍半导体封装的小型化。
技术实现思路
一方面，根据一些实施例，一种半导体封装装置包含电路层、第一组堆叠组件、第一导电线、空间和电子组件。所述第一组堆叠组件安置于所述电路层上。所述第一导电线电连接所述第一组堆叠组件。所述空间界定于所述第一组堆叠组件与所述电路层之间。所述空间容纳所述第一导电线。所述电子组件安置于所述空间中。另一方面，根据一些实施例，一种半导体封装装置包含电路层、第一组堆叠芯片、第一导电线、第二导电线和第一绝缘层。所述第一组堆叠芯片安置于所述电路层上。所述第一组堆叠芯片包含第一芯片以及安置于所述第一芯片上的第二芯片。所述第一导电线电连接到所述第一芯片。所述第二导电线电连接...
【技术保护点】
1.一种半导体封装装置，其包括：/n电路层；/n第一组堆叠组件，其安置于所述电路层上；/n第一导电线，其电连接所述第一组堆叠组件；/n界定于所述第一组堆叠组件与所述电路层之间的空间，所述空间容纳所述第一导电线；以及/n电子组件，其安置于所述空间中。/n
【技术特征摘要】
20181226 US 16/232,9351.一种半导体封装装置，其包括：
电路层；
第一组堆叠组件，其安置于所述电路层上；
第一导电线，其电连接所述第一组堆叠组件；
界定于所述第一组堆叠组件与所述电路层之间的空间，所述空间容纳所述第一导电线；以及
电子组件，其安置于所述空间中。
2.根据权利要求1所述的半导体封装装置，其进一步包括包封所述第一组堆叠组件的第一绝缘层，其中所述第一绝缘层界定所述空间中的凹进部分以容纳所述电子组件。
3.根据权利要求2所述的半导体封装装置，其进一步包括安置于所述凹进部分中以环绕所述电子组件的第二绝缘层，其中所述第二绝缘层的模数大于所述第一绝缘层的模数。
4.根据权利要求2所述的半导体封装装置，其进一步包括安置于所述凹进部分中以环绕所述电子组件的第二绝缘层，其中所述第二绝缘层的膨胀系数CTE大于所述第一绝缘层的CTE。
5.根据权利要求2所述的半导体封装装置，其中所述第一组堆叠组件通过所述第一绝缘层与所述电路层隔开。
6.根据权利要求5所述的半导体封装装置，其中
所述第一导电线包括电连接到所述第一组堆叠组件中的至少两个组件的第一部分，以及将所述第一组堆叠组件电连接到所述电路层的第二部分，且
其中所述第一组堆叠组件包括多个芯片，且所述芯片中的一者包括接触所述第一导电线的所述第一部分和所述第一导电线的所述第二部分的垫。
7.根据权利要求2所述的半导体封装装置，其中所述第一导电线包括从所述第一绝缘层暴露且电连接到所述电路层的至少两个端子。
8.根据权利要求7所述的半导体封装装置，其中所述电路层包括与所述第一导电线的至少两个端子接触的垫。
9.根据权利要求2所述的半导体封装装置，其进一步包括：
电触点，其将所述第一导电线的端子连接到所述电路层，其中所述第一导电线的所述端子从所述第一绝缘层暴露；以及
底部填充物，其安置于所述第一绝缘层与所述电路层之间，其中所述底部填充物环绕所述电触点。
10.根据权利要求1所述的半导体封装装置，其中所述电子组件包含控制器。
11.根据权利要求1所述的半导体封装装置，其包括：
第二组堆叠组件，其安置于所述电路层上；以及
第二导电线，其电连接所述第二组堆叠组件；
其中所述第一组堆叠组件、所述第二组堆叠组件和所述电路层界定所述空间；且其中所述空间容纳所述第二导电线。
12.一种半导体封装装置，其包括：
电路层；
安置于所述电路层上的第一组堆叠芯片，所述第一组堆叠芯片包括第一芯片，以及安置于所述第一芯片上的第二芯片；
第一导电线，其电连接到所述第一芯片；
第二导电线，其电连接到所述第二芯片；以及
第一绝缘层，其包封所述第一组堆叠芯片、所述第一导电线的一部分和所述第二导电线的一部分，
其中所述第一导电线包括从所述第一绝缘层暴露且电连接到所述电路层的端子，且所述第二导电线包括从所述第一绝缘层暴露且电连接到所述电路层的第一端子。
13.根据权利要求12所述的半导体封装装置，其中所述电路层包括与所述第一导电线的所述端子和所...
【专利技术属性】
技术研发人员：方绪南，翁任贤，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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