具有结合焊盘的半导体器件制造技术

一种半导体器件，包括：第一半导体芯片，所述第一半导体芯片具有第一结合层；以及第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上，并且具有第二结合层。所述第一结合层包括第一结合焊盘、多个第一内部通路以及连接所述第一结合焊盘和所述多个第一内部通路的第一互连。所述第二结合层包括结合到所述第一结合焊盘的第二结合焊盘。所述第一互连的上表面和所述第一结合焊盘的上表面与所述第一结合层的上表面共面。所述第一互连通过所述多个第一内部通路电连接到多条不同的第一内部线。

【技术实现步骤摘要】
具有结合焊盘的半导体器件相关申请的交叉引用本申请要求2019年1月28日提交的韩国专利申请No.10-2019-0010373的优先权，该韩国申请的全部公开内容以引用的方式合并于本申请中。
本文描述的实施例涉及具有结合焊盘的半导体器件。
技术介绍
在半导体加工过程中，可以将晶片彼此结合以获得高度集成的半导体器件。当晶片彼此结合时，形成在晶片上的结合焊盘连接到晶片的互连，因此可以使用再分布层来连接结合焊盘和互连。
技术实现思路
本专利技术构思的示例实施例涉及提供在结合层的结合界面处具有结合焊盘和互连的半导体器件。根据示例实施例，一种半导体器件包括：第一半导体芯片，所述第一半导体芯片包括第一衬底、在所述第一衬底上并且包括多条第一内部线的第一电路层以及在所述第一电路层上的第一结合层；以及第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上，并且包括第二衬底、在所述第二衬底下方的第二电路层以及在所述第二电路层下方的第二结合层，其中所述第一结合层包括第一结合焊盘、多个第一内部通路以及电连接所述第一结合焊盘和所述多个第一内部通路的第一互连，所述第二结合层包括结合到所述第一结合焊盘的第二结合焊盘，所述第一互连的上表面和所述第一结合焊盘的上表面与所述第一结合层的上表面共面，并且所述第一互连通过所述多个第一内部通路电连接到所述多条不同的第一内部线。根据示例实施例，一种半导体器件包括：第一半导体芯片，所述第一半导体芯片包括第一衬底、在所述第一衬底上的第一电路层以及在所述第一电路层上的第一结合层；以及第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上，并且包括第二衬底、在所述第二衬底下方并且包括多条第二内部线的第二电路层以及在所述第二电路层下方的第二结合层，其中所述第一结合层包括多个第一结合焊盘以及连接所述多个第一结合焊盘的第一互连，所述第二结合层包括多个第二结合焊盘以及连接所述多个第二结合焊盘和多个第二内部通路的第二互连，其中所述第二结合焊盘结合到所述多个第一结合焊盘，所述第二互连的下表面与所述第二结合焊盘的相应下表面共面，并且所述多个第二结合焊盘通过所述多个第二内部通路连接到所述多条不同的第二内部线。根据示例实施例，一种半导体器件包括：第一半导体芯片，所述第一半导体芯片包括第一衬底、多条第一内部线以及在所述多条第一内部线上的第一结合层；以及第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上，并且包括第二衬底以及在所述第二衬底下方的第二结合层，其中所述第一结合层包括第一结合焊盘、至少一个非结合焊盘以及连接所述第一结合焊盘和所述至少一个非结合焊盘的第一互连，所述第二结合层包括结合到所述第一结合焊盘的第二结合焊盘，所述第一互连的上表面和所述第一结合焊盘的上表面与所述第一结合层的上表面共面，在平面图中，所述至少一个非结合焊盘的宽度大于所述第一互连的宽度，并且小于所述第一结合焊盘的宽度，并且所述第一互连通过所述至少一个非结合焊盘连接到所述多条第一内部线。附图说明图1是根据示例实施例的半导体器件的横截面视图。图2是图1中所例示的半导体器件的局部放大横截面视图。图3例示了图1中所例示的半导体器件的第一结合层和第二结合层的平面图。图4例示了根据示例实施例的半导体器件的第一结合层和第二结合层的平面图。图5和图6是根据示例实施例的半导体器件的横截面视图。图7是根据示例实施例的半导体器件的横截面视图。图8是图7中所例示的半导体器件的局部放大横截面视图。图9例示了图7中所例示的半导体器件的第一结合层和第二结合层的平面图。图10至图16是根据示例实施例的半导体器件的第一结合层和第二结合层的平面图。图17和图18是根据示例实施例的半导体器件的横截面视图。具体实施方式图1是根据示例实施例的半导体器件的横截面视图。图2是图1中所例示的半导体器件的局部放大横截面视图。图3例示了图1中所例示的半导体器件的第一结合层和第二结合层的平面图。具体而言，图3例示了图1中所例示的第一结合层的俯视图和图1中所例示的第二结合层的仰视图。本文使用的术语第一、第二、第三等仅仅是为了将一个元件与另一个元件区分或区别开。参照图1和图2，半导体器件可以包括第一半导体芯片100和第二半导体芯片200。第二半导体芯片200堆叠在第一半导体芯片100上，并且可以物理地电连接到第一半导体芯片100。第一半导体芯片100可以包括第一衬底102、第一电路层110和第一结合层140。第一衬底102可以包括硅、硅锗、碳化硅、氧化硅或其组合。第一电路层110可以包括第一元件层120和第一互连层130。第一元件层120可以包括内部线121、层间绝缘层125、接触C1和栅极结构TR1。内部线121可以设置在第一元件层120中以电连接到第一互连层130。栅极结构TR1可以设置在第一衬底102的上表面上。第一衬底102可以在其上表面上包括杂质区。杂质区可以设置在栅极结构TR1的两侧。内部线121可以通过接触C1电连接到杂质区。层间绝缘层125可以在内部线121、接触C1和栅极结构TR1上延伸，或者覆盖内部线121、接触C1和栅极结构TR1。如本文所用，覆盖另一元件或表面的元件可以部分地或完全地覆盖该另一元件或表面。内部线121和接触C1可以包括钨、钴、铜或铝。虽然未示出，但是第一元件层120还可以包括覆盖内部线121和接触C1的阻挡膜。层间绝缘层125可以包括氧化硅、氮化硅、氮氧化硅或其组合。第一互连层130可以包括多个层。例如，第一互连层130的每个层可以具有堆叠有内部线131和132以及层间绝缘层135的结构。第一互连层130可以包括通路137，位于不同层的内部线通过通路137电连接。第一互连层130的内部线131可以电连接到第一元件层120的内部线121。内部线131和132以及通路137可以包括钨、铜、钴、钌、钼或铝。第一互连层130还可以包括覆盖内部线131和132以及通路137的阻挡膜。层间绝缘层135可以包括氧化硅、氮化硅、氮氧化硅、低K介电材料或其组合。第二半导体芯片200可以包括第二衬底202、第二电路层210和第二结合层240。第二电路层210可以包括第二元件层220和第二互连层230。第二元件层220可以包括内部线221、层间绝缘层225、接触C2和栅极结构TR2。第二互连层230可以包括内部线211和层间绝缘层235。第一半导体芯片100和第二半导体芯片200可以是不同类型的半导体芯片，即，第一半导体芯片100和第二半导体芯片200可以是包括不同结构和配置的半导体芯片。在一些实施例中，第一半导体芯片100可以是逻辑芯片，第二半导体芯片200可以是包括逻辑芯片100中不存在的存储结构(例如，位线、字线等)的存储芯片。在一些实施例中，第一半导体芯片100可以是逻辑芯片，第二半导体芯片200可以是包括逻辑芯片100中不存在的像素结构(例如，光电转换区域)的像素阵列芯片。在一些实施例中，本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一半导体芯片，所述第一半导体芯片包括第一衬底、在所述第一衬底上并且包括多条第一内部线的第一电路层以及在所述第一电路层上的第一结合层；以及/n第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上，并且包括第二衬底、在所述第二衬底下方的第二电路层以及在所述第二电路层下方的第二结合层，/n其中，所述第一结合层包括第一结合焊盘、多个第一内部通路以及电连接所述第一结合焊盘和所述多个第一内部通路的第一互连，/n所述第二结合层包括结合到所述第一结合焊盘的第二结合焊盘，/n所述第一互连的上表面和所述第一结合焊盘的上表面与所述第一结合层的上表面共面，并且/n所述第一互连通过所述多个第一内部通路电连接到所述多条第一内部线。/n

【技术特征摘要】
20190128 KR 10-2019-00103731.一种半导体器件，包括：
第一半导体芯片，所述第一半导体芯片包括第一衬底、在所述第一衬底上并且包括多条第一内部线的第一电路层以及在所述第一电路层上的第一结合层；以及
第二半导体芯片，所述第二半导体芯片堆叠在所述第一半导体芯片上，并且包括第二衬底、在所述第二衬底下方的第二电路层以及在所述第二电路层下方的第二结合层，
其中，所述第一结合层包括第一结合焊盘、多个第一内部通路以及电连接所述第一结合焊盘和所述多个第一内部通路的第一互连，
所述第二结合层包括结合到所述第一结合焊盘的第二结合焊盘，
所述第一互连的上表面和所述第一结合焊盘的上表面与所述第一结合层的上表面共面，并且
所述第一互连通过所述多个第一内部通路电连接到所述多条第一内部线。


2.根据权利要求1所述的半导体器件，其中，所述第一结合焊盘的下表面和所述第一互连的下表面共面。


3.根据权利要求1所述的半导体器件，其中，在平面图中，所述第一结合焊盘的宽度大于所述第一互连的宽度。


4.根据权利要求1所述的半导体器件，其中，所述多个第一内部通路中的至少一个第一内部通路在沿着所述第一结合层的上表面的横向方向上与所述第一结合焊盘间隔开，并且其中，所述第一互连在所述横向方向上延伸超过所述第一结合焊盘。


5.根据权利要求1所述的半导体器件，其中，所述第二结合层还包括：
多个第二内部通路；以及
第二互连，所述第二互连电连接所述第二焊盘和所述多个第二内部通路，
其中，所述第二互连的下表面和所述第二结合焊盘的下表面与所述第二结合层的下表面共面。


6.根据权利要求5所述的半导体器件，其中，在平面图中，所述第二结合焊盘的宽度大于所述第二互连的宽度。


7.根据权利要求1所述的半导体器件，其中，所述第一结合焊盘和所述第二结合焊盘在沿着所述第一结合层的上表面的横向方向上未对准而彼此结合，并且其中，所述第一结合焊盘与所述第二结合焊盘上的阻挡膜的一部分接触和/或与所述第一结合层与所述第二结合层之间的界面氧化物层的一部分接触。


8.根据权利要求1所述的半导体器件，其中，所述第一结合层包括：
第一层间绝缘层，所述第一层间绝缘层与所述第一结合焊盘、所述多个第一内部通路和所述第一互连接触；以及
第一界面绝缘层，所述第一界面绝缘层在所述第一层间绝缘层的上表面上，并且在所述第一层间绝缘层上延伸；并且
其中，所述第二结合层包括：
第二层间绝缘层，所述第二层间绝缘层与所述第二结合焊盘接触；以及
第二界面绝缘层，所述第二界面绝缘层在所述第二结合层的下表面上，并且在所述第二层间绝缘层上延伸。


9.根据权利要求8所述的半导体器件，还包括界面氧化物层，所述界面氧化物层在所述第一界面绝缘层与所述第二界面绝缘层之间。


10.根据权利要求1所述的半导体器件，还包括穿硅通路，所述穿硅通路穿过所述第二衬底、所述第二结合层和所述第一结合层，并且连接到所述多条第一内部线中的至少一条第一内部线。

【专利技术属性】
技术研发人员：金镇南，金泰成，罗勋奏，文光辰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR