降低开关损耗的分离栅MOSFET器件及其制造方法技术

本发明专利技术涉及一种降低开关损耗的分离栅MOSFET器件及其制造方法，它包括第一导电类型衬底、第一导电类型外延层、沟槽、第二导电类型体区、第一导电类型源区、绝缘介质层、栅极金属、源极金属、控制栅多晶硅、栅氧化层、分离栅多晶硅、介质隔离腔与漏极金属，所述分离栅多晶硅的体积小于控制栅多晶硅的体积，且所述分离栅多晶硅与控制栅多晶硅之间的介质隔离腔的厚度大于栅氧化层的厚度。本发明专利技术降低了开关损耗、解决了IGSS漏电过大的问题，本发明专利技术能提高沟槽底部的拐角处的耐压能力并可精确调节输入电容Ciss和输出电容Coss的大小。本发明专利技术的制造工艺均与已广泛使用的半导体制造技术工艺兼容，利于推广和批量生产。

【技术实现步骤摘要】
降低开关损耗的分离栅MOSFET器件及其制造方法
本专利技术涉及功率半导体器件
，本专利技术具体地说是一种分离栅MOSFET器件结构及其制造方法。
技术介绍
目前，功率MOSFET主要研究目的为降低功耗，且半导体器件功耗包括导通损耗和开关损耗。金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)是一种可广泛使用的场效晶体管，且器件的特性不断接近硅材料的一维极限(表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系)。随着器件的不断改进创新，本领域又提出分离栅型沟槽器件结构(Split-GateTrench，MOSFET)，在中低压范围内，可打破硅材料的一维极限，拥有较低的导通电阻，进而可实现较低的导通损耗，器件特性得到大幅提升。目前，普通分离栅型MOSFET结构如图1所示，工艺制作方法是：先制作完成分离栅多晶硅(Sourcepoly)后通过热氧化生长氧化层，再通过刻蚀工艺得到栅氧化层(Gateoxide)、分离栅多晶硅(Sourcepoly本文档来自技高网...

【技术保护点】
1.一种降低开关损耗的分离栅MOSFET器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围；所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上且邻接的第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为半导体基板的第一主面，第一导电类型衬底（1）的下表面为半导体基板的第二主面，其特征是：/n在第一导电类型外延层（2）内设置有若干均匀排布的沟槽（3），所述沟槽（3）沿着第一导电类型外延层（2）从第一主面向第二主面的方向延伸，在沟槽（3）内设有上下两部分，上部分包括控制栅多晶硅（9）以及位于所述控...

【技术特征摘要】
1.一种降低开关损耗的分离栅MOSFET器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围；所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上且邻接的第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为半导体基板的第一主面，第一导电类型衬底（1）的下表面为半导体基板的第二主面，其特征是：
在第一导电类型外延层（2）内设置有若干均匀排布的沟槽（3），所述沟槽（3）沿着第一导电类型外延层（2）从第一主面向第二主面的方向延伸，在沟槽（3）内设有上下两部分，上部分包括控制栅多晶硅（9）以及位于所述控制栅多晶硅（9）两侧的栅氧化层（10），下部分包括分离栅多晶硅（11）及容纳所述分离栅多晶硅（11）的介质隔离腔（12）；所述分离栅多晶硅（11）的体积小于控制栅多晶硅（9）的体积，且所述分离栅多晶硅（11）与控制栅多晶硅（9）之间的介质隔离腔（12）的厚度大于栅氧化层（10）的厚度。


2.根据权利要求1所述的降低开关损耗的分离栅MOSFET器件，其特征是：在相邻沟槽（3）之间设有第二导电类型体区（4），且第二导电类型体区（4）设于第一导电类型外延层（2）内，在第二导电类型体区（4）内设有第一导电类型源区（5），所述第一导电类型源区（5）设置在第二导电类型体区（4）的两侧。


3.根据权利要求2所述的降低开关损耗的分离栅MOSFET器件，其特征是：在所述半导体基板的第二主面上设有漏极金属（13）；在半导体基板的第一主面上设有绝缘介质层（6），绝缘介质层（6）上设有呈间隔设置的栅极金属（7）和源极金属（8），所述源极金属（8）穿过绝缘介质层（6）与第二导电类型体区（4）、第一导电类型源区（5）欧姆接触，所述栅极金属（7）穿过绝缘介质层（6）与沟槽（3）内的控制栅多晶硅（9）欧姆接触。


4.根据权利要求1所述的降低开关损耗的分离栅MOSFET器件，其特征是：所述介质隔离腔（12）为单层结构，且介质隔离腔（12）为单层SiO2层或者单层SiN层；或者，所述介质隔离腔（12）为多层结构，且介质隔离腔（12）为SiO2层和SiN层交替分布的结构。


5.降低开关损耗的分离栅MOSFET器件的制造方法，包括以下步骤：
步骤一.选取第一导电类型衬底（1），在所述第一导电类型衬底上生长第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为第一主面，所述第一导电类型衬底（1）的下表面为第二主面；
步骤二.在硬掩膜层窗口的掩蔽下，对第一主面进行各向异性干法刻蚀，在第一导电类型外延层（2）内形成若干个均匀排布的沟槽（3），并去除硬掩膜层窗口；
步骤三.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在第一主面上及沟槽（3）内生长一层厚二氧化硅层；
步骤四.然后在厚二氧化硅层上淀积导电多晶硅，导电多晶硅充满沟槽（3）；
步骤五.对导电多晶硅和厚二氧化硅层进行刻蚀，在沟槽（3）的下方得到小体积的分离栅多晶硅（11）；
步骤六.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在沟槽（3）内的分离栅多晶硅（11）上继续生长一层很厚的二氧化硅层；
步骤七.通过干法+湿法腐蚀去除第一主面上的二氧化硅层及沟槽侧壁的部分二氧化硅层，得到位于沟槽上部侧壁的栅氧化层（10）及位于沟槽下部的由厚二氧化硅层组成的介质隔离腔（12）；
步骤八.在第一主面上、沟槽（3）内继续淀积导电多晶硅，刻蚀去除第一主面上的导电多晶硅，得到覆盖在沟槽上部的控制栅多晶硅（9），所述控制栅多晶硅（9）位于介质隔离腔（12）上部，且控制栅多晶硅（9）的体积大于分离栅多晶硅（11）的体积；
步骤九.在第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型体区（4）；
步骤十.在第一主面上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源区（5）；
步骤十一.在第一主面上淀积绝缘介质层（6），对所述绝缘介质层（6）进行刻蚀，得到金属接触孔；
步骤十二.在所述绝缘介质层（6）上、金属接触孔内淀积金属，并对金属进行刻蚀，得到分别与所述第二导电类型体区（4）、第一导电类型源区（5）欧姆接触的源极金属（8），同时得到与所述控制栅多晶硅（9）欧姆接触的栅极金属（7）；
步骤十三.对第二主面进行减薄，然后在第二主面上淀积金属，得到漏极金属（13），所述漏极金属（13）与第一导电类型衬底（1）欧姆接触。


6.根据权利要求5所述的降低开关损耗的分离栅MOSFET器件的制造方法，其特征是：制备介质隔离腔（12）的厚二氧化硅层条件为，采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，反应炉温度100~2...

【专利技术属性】
技术研发人员：刘秀梅，殷允超，周祥瑞，刘锋，
申请(专利权)人：江苏捷捷微电子股份有限公司，
类型：发明
国别省市：江苏;32