多个串之间共用漏极选择栅电极的三维NAND存储器装置制造方法及图纸

各种实施例中的系统、方法和装置在竖直NAND串中提供“串共用”漏极选择栅电极和“串选择性”漏极选择栅电极。各种实施例可提供两个或更多个竖直NAND串，其共用共同漏极选择栅电极，同时还具有不跨越所述两个或更多个竖直NAND串而电气连接的独立的额外漏极选择栅电极。

【技术实现步骤摘要】
【国外来华专利技术】多个串之间共用漏极选择栅电极的三维NAND存储器装置相关申请案的交叉参考本申请案请求2018年4月30日提交的第62/664,441号美国临时专利申请案和2018年6月21日提交的第16/014,028号美国非临时申请案的优先权，所述申请案的全部内容以引用的方式并入本文中。
本公开大体上涉及半导体装置领域，且确切地说涉及例如竖直NAND串和其它三维装置的三维非易失性存储器装置以及其制造方法。
技术介绍
最近，已提出使用有时被称作位成本可缩放(BitCostScalable；BiCS)架构的三维(3D)堆叠式存储器堆叠结构的超高密度存储装置。举例来说，3DNAND堆叠式存储器装置可由交替的导电层和电介质层的阵列形成。穿过所述层形成存储器开口以同时界定多个存储器层。随后通过用适当材料填充存储器开口来形成NAND串。直线NAND串在一个存储器开口中延伸，而管形或U形NAND串(p-BiCS)包含一对存储器单元竖直列。存储器单元的控制栅极可由导电层提供。
技术实现思路
各种实施例中的系统、方法和装置在竖直NAND串中提供“串共用”漏极选择栅电极和“串选择性”漏极选择栅电极。各种实施例可提供两个或更多个竖直NAND串，其共用共同漏极选择栅电极，同时还具有不跨越所述两个或更多个竖直NAND串而电气连接的独立的额外漏极选择栅电极。各种实施例可防止非所需漏极选择栅极擦除和在栅极引发漏极泄漏(GateInducedDrainLeakage；GIDL)擦除操作期间的电压阈值上移。根据本公开的一方面，一种存储器装置包含：绝缘层和导电层的交替堆叠，其位于衬底上方；第一竖直NAND串，其延伸穿过所述交替堆叠，所述第一竖直NAND串包括第一漏极区以及与第一漏极选择晶体管和第二漏极选择晶体管串联连接的第一存储器单元电荷存储晶体管；第二竖直NAND串，其延伸穿过所述交替堆叠，所述第二竖直NAND串包括第二漏极区以及与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷存储晶体管；共同漏极选择栅电极，其在所述第一漏极选择晶体管与所述第三漏极选择晶体管之间共用；第一独立漏极选择栅电极，其连接到所述第二漏极选择晶体管；以及第二独立漏极选择栅电极，其连接到所述第四漏极选择晶体管。所述第一独立漏极选择栅电极和所述第二独立漏极选择栅电极不彼此电气连接。根据本公开的一方面，提供一种制造存储器装置的方法。在衬底上方形成绝缘层与间隔物材料层的交替堆叠。所述间隔物材料层被形成为导电层或随后用导电层替换。形成延伸穿过所述交替堆叠的第一竖直NAND串，所述第一竖直NAND串包括第一漏极区以及与第一漏极选择晶体管和第二漏极选择晶体管串联连接的第一存储器单元电荷存储晶体管。形成延伸穿过所述交替堆叠的第二竖直NAND串，所述第二竖直NAND串包括第二漏极区以及与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷存储晶体管。形成在所述第一漏极选择晶体管与所述第三漏极选择晶体管之间共用的共同漏极选择栅电极。形成连接到所述第二漏极选择晶体管的第一独立漏极选择栅电极。形成连接到所述第四漏极选择晶体管的第二独立漏极选择栅电极。所述第一独立漏极选择栅电极和所述第二独立漏极选择栅电极被形成为使得所述第一独立漏极选择栅电极和所述第二独立漏极选择栅电极不彼此电气连接。附图说明图1为根据本公开实施例的在形成绝缘层与牺牲材料层的交替堆叠以及存储器开口之后的示范性结构的竖直横截面图。图2为根据本公开实施例的在形成存储器堆叠结构之后的示范性结构的竖直横截面图。图3A为根据本公开实施例的在离子注入到存储器堆叠结构的半导体通道的部分中之后的示范性结构的竖直横截面图。图3B为图3A的示范性结构的俯视图。图4为根据本公开实施例的在形成阶梯式平台和逆向阶梯式电介质材料部分之后的示范性结构的竖直横截面图。图5A为根据本公开实施例的在形成背侧沟槽之后的示范性结构的竖直横截面图。图5B为图5A的示范性结构的部分透视俯视图。竖直平面A-A'为图5A的竖直横截面图的平面。图5C为基于图5A的替代性结构的部分透视俯视图。竖直平面A-A'为图5A的竖直横截面图的平面。图6为根据本公开实施例的在用导电层替换牺牲材料层之后的示范性结构的竖直横截面图。图7为根据本公开实施例的在形成源极区、绝缘间隔物以及背侧触点通孔结构之后的示范性结构的竖直横截面图。图8A为根据本公开实施例的在形成额外触点通孔结构之后的示范性结构的竖直横截面图。图8B为图8A的示范性结构的俯视图。图8C为来源于图5C替代性结构的图8A的替代性结构的俯视图。图9为根据本公开实施例的电路的示意图，所述电路包含一对竖直NAND串和与其附接的额外装置。图10示出根据本公开实施例的图9的电路在第四源极选择晶体管的编程期间的操作条件。图11示出根据本公开实施例的图9的电路在第四漏极选择晶体管的编程期间的操作条件。图12示出根据本公开实施例的图9的电路在编程模式期间的操作条件。图13示出根据本公开实施例的图9的电路在读取模式期间的操作条件。图14示出根据本公开实施例的图9的电路在擦除模式期间的操作条件。图15为根据比较实例的用于多对竖直NAND串的位线的第一示范性配线方案。图16为根据本公开实施例的用于多对竖直NAND串的位线的第一示范性配线方案。图17为根据本公开实施例的用于多对竖直NAND串的位线的第二示范性配线方案。图18为根据本公开实施例的用于多对竖直NAND串的位线的第三示范性配线方案。图19A和19B为根据本公开替代性实施例的制造竖直NAND装置的方法中的步骤的竖直横截面图。图20A和20B为根据本公开另一替代性实施例的制造竖直NAND装置的方法中的步骤的竖直横截面图。图21A和21B分别为比较装置和实施例装置的电路示意图。图22A和22B分别为图21A和21B的装置的示意性竖直横截面图。图23和24分别为擦除操作和编程操作期间的波形的曲线图。图25为根据替代性实施例的装置的示意性竖直横截面图。具体实施方式如上文所论述，本公开涉及例如竖直NAND串和其它三维装置的三维非易失性存储器装置以及其制造方法，其各方面描述于下文中。本公开的实施例可用于形成各种半导体装置，例如包括多个NAND存储器串的三维单片存储器阵列装置。图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可重复元件的多个个例。例如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，且可在本公开的说明书和权利要求书中采用不同序数。单片三维存储器阵列为其中在例如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独地形成，且接本文档来自技高网...

【技术保护点】
1.一种存储器装置，其包括：/n绝缘层与导电层的交替堆叠，其位于衬底上方；/n第一竖直NAND串，其延伸穿过所述交替堆叠，所述第一竖直NAND串包括第一漏极区以及与第一漏极选择晶体管和第二漏极选择晶体管串联连接的第一存储器单元电荷存储晶体管；/n第二竖直NAND串，其延伸穿过所述交替堆叠，所述第二竖直NAND串包括第二漏极区以及与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷存储晶体管；/n共同漏极选择栅电极，其在所述第一漏极选择晶体管与所述第三漏极选择晶体管之间共用；/n第一独立漏极选择栅电极，其连接到所述第二漏极选择晶体管；以及/n第二独立漏极选择栅电极，其连接到所述第四漏极选择晶体管，/n其中所述第一独立漏极选择栅电极和所述第二独立漏极选择栅电极不彼此电气连接。/n

【技术特征摘要】
【国外来华专利技术】20180430 US 62/664,441;20180621 US 16/014,0281.一种存储器装置，其包括：
绝缘层与导电层的交替堆叠，其位于衬底上方；
第一竖直NAND串，其延伸穿过所述交替堆叠，所述第一竖直NAND串包括第一漏极区以及与第一漏极选择晶体管和第二漏极选择晶体管串联连接的第一存储器单元电荷存储晶体管；
第二竖直NAND串，其延伸穿过所述交替堆叠，所述第二竖直NAND串包括第二漏极区以及与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷存储晶体管；
共同漏极选择栅电极，其在所述第一漏极选择晶体管与所述第三漏极选择晶体管之间共用；
第一独立漏极选择栅电极，其连接到所述第二漏极选择晶体管；以及
第二独立漏极选择栅电极，其连接到所述第四漏极选择晶体管，
其中所述第一独立漏极选择栅电极和所述第二独立漏极选择栅电极不彼此电气连接。


2.根据权利要求1所述的存储器装置，其中所述第一和第二竖直NAND串位于同一存储块中。


3.根据权利要求1所述的存储器装置，其中所述共同漏极选择栅电极在四个竖直NAND串之间共用。


4.根据权利要求1所述的存储器装置，其进一步包括：
第三竖直NAND串，其延伸穿过所述交替堆叠，所述第三竖直NAND串包括第三漏极区以及与第五漏极选择晶体管和第六漏极选择晶体管串联连接的第三存储器单元电荷存储晶体管；
第四竖直NAND串，其延伸穿过所述交替堆叠，所述第四竖直NAND串包括第四漏极区以及与第七漏极选择晶体管和第八漏极选择晶体管串联连接的第四存储器单元电荷存储晶体管；
第三单独漏极选择栅电极，其连接到所述第六漏极选择晶体管；以及
第四独立漏极选择栅电极，其连接到所述第八漏极选择晶体管，
其中：
所述共同漏极选择栅电极进一步在所述第五漏极选择晶体管与所述第七漏极选择晶体管之间共用；且
所述第一独立漏极选择栅电极、所述第二独立漏极选择栅电极、所述第三独立漏极选择栅电极和所述第四独立漏极选择栅电极不彼此电气连接。


5.根据权利要求4所述的存储器装置，其中所述第二漏极选择晶体管、所述第四漏极选择晶体管、所述第六漏极选择晶体管和所述第八漏极选择晶体管各自包括在每一相应竖直NAND串中的三个串联晶体管。


6.根据权利要求4所述的存储器装置，其中所述第一漏极选择晶体管、所述第三漏极选择晶体管、所述第五漏极选择晶体管和所述第七漏极选择晶体管各自包括在每一相应竖直NAND串中的两个或更多个串联晶体管。


7.根据权利要求1所述的存储器装置，其中所述存储器装置被配置成用于栅极引发漏极泄漏擦除。


8.根据权利要求1所述的存储器装置，其中：
所述第一漏极选择晶体管和所述第二漏极选择晶体管连接在位线与所述第一竖直NAND串上的所述第一存储器单元电荷存储晶体管之间；且
所述第三漏极选择晶体管和所述第四漏极选择晶体管连接在所述位线与所述第二竖直NAND串上的所述第二存储器单元电荷存储晶体管之间。


9.根据权利要求8所述的存储器装置，其中：
所述第一漏极选择晶体管连接到所述位线，且所述第二漏极选择晶体管连接在所述第一漏极选择晶体管与所述第一存储器单元电荷存储晶体管之间；且
所述第三漏极选择晶体管连接到所述位线，且所述第四漏极选择晶体管连接在所述第三漏极选择晶体管与所述第二存储器单元电荷存储晶体管之间。


10.根据权利要求1所述的存储器装置，其中：
所述存储器装置被配置成使得在擦除操作期间，所述共同漏极选择栅电极以第一偏压电压偏置，且所述第一独立漏极选择栅电极或所述第二独立漏极选择栅电极中选定的一个以第二偏压电压偏置；且
所述第一偏压电压为低于所述第二偏压电压的电压。


11.根据权利要求1所述的存储器装置，其中：
所述存储器装置被配置成使得在编程操作期间，所述共同漏极选择栅电极以第一偏压电压偏置，所述第一独立漏极选择栅电极或所述第二独立漏极选择栅电极中选定的一个以第二偏压电压偏置，且所述第一独立漏极选择栅电极或所述第二独立漏极选择栅电极中未选定的一个以第三电压偏置；且
所述第一偏压电压和所述...

【专利技术属性】
技术研发人员：V迪普，CH卢，H陈，C陈，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国;US