嵌入式快闪存储单元数据读取电路制造技术

本申请涉及存储器技术领域，具体涉及一种嵌入式快闪存储单元数据读取电路。包括：开关电路、电流钳位电路、电流镜像电路、参考电流源、预充电电路和比较电路；开关电路包括传输门，传输门的一传输端通过位线连接嵌入式快闪存储单元的漏极，传输门的另一端连接电流钳位电路的检测端；传输门在第一控制端接收到第一开关控制电压，和/或第二控制端接收到第二开关控制电压时导通；电流钳位电路的响应端连接数据节点；电流镜像电路连接参考电流源和数据节点；预充电电路的输出端连接数据节点；比较电路的一输入端连接数据节点，另一输入端连接参考电压。本申请通过其电路结构能够解决相关技术中因开关控制电压过小而使得开关电路无法正常连通的问题。

【技术实现步骤摘要】
嵌入式快闪存储单元数据读取电路
本申请涉及存储器
，具体涉及一种嵌入式快闪存储单元数据读取电路。
技术介绍
嵌入式快闪存储单元(EmbeddedFlash，eflash)，以其低成本、低功耗、存取速度快等性能优势，已经在非易失存储器领域占据越来越重要的地位。随着科技的发展，数据存储介质应用也由一些传统的非易失存储器专向闪存型存储器，以闪存为主要存储介质的大容量固态存储设备已经成为当今数据存储的主流方案之一。通常，快闪存储单元包括浮栅结构，通过向快闪存储单元中的控制栅极、中间电极和源极施加不同的操作电压，实现对快闪存储单元的读操作、写操作以及擦除操作。快闪存储单元中的存储内容取决于浮栅结构存储电子的状态，若浮栅结构为没有电子的状态，则快闪存储单元中的数据为1，若浮动栅为有电子的状态，则快闪存储单元中的数据为0。在读取快闪存储单元中的数据时，通过字线(WordLine,WL)向快闪存储单元的中间电极施加第一读取电压，通过位线BL向漏极施加第二读取电压，当快闪存储单元存储数据为1(即浮动栅为没有电子的状态)，则快闪存储单元的源极和漏极之间由于大量电子移动会产生较大电流；当快闪存储单元存储数据为0(即浮动栅为有电子的状态)，由于浮动栅结构中的电子会吸收施加在中间电极上的电压，使得漏源沟道中传导的电子减少，从而产生的电流较小。通过判断上述流过快闪存储单元中电流的大小，进而能够判断出快闪存储单元中存储的数据。在相关技术中，用于读取快闪存储单元数据的读取电路包括：开关模块、参考电流源模块和电压比较模块，开关模块的一端连接快闪存储单元，另一端与参考电流源模块连接形成数据节点，电压比较模块的其中一输入端连接数据节点。在读取数据操作时，开关模块为导通状态，参考电流源模块提供的参考电流源与快闪存储单元中的电流进行比较，根据比较结果对数据节点进行充电或放电，以升高或降低数据节点的电压，电压比较模块判断数据节点的电压并输出判断结果。然而，对于55nm工艺中的eflash，其核心器件电压为1.2V+/-10％，对于高阈值N沟道的阈值电压在最坏情况下为0.6V。在传统读取电路工作以进行读操作时，需要通过对开关模块施加开关控制电压(VDD)以使开关模块导通，从而向位线BL传送0.6V的电压，当开关控制电压小于1.2V，例如开关控制电压为1.05V时，则开关模块无法导通，即无法向位线(BitLine，BL)传送0.6V的电压，从而读取电路失效。
技术实现思路
本申请提供了一种嵌入式快闪存储单元数据读取电路，可以解决相关技术中因开关控制电压过小而使得开关电路无法正常连通的问题。本申请提供一种嵌入式快闪存储单元数据读取电路，包括：开关电路，所述开关电路包括传输门，所述传输门的一传输端通过位线连接所述嵌入式快闪存储单元的漏极，所述传输门的另一端连接所述电流钳位电路的检测端；所述传输门在其第一控制端接收到第一开关控制电压，和/或第二控制端接收到第二开关控制电压时导通；电流钳位电路，所述电流钳位电路的响应端连接数据节点；电流镜像电路，所述电流镜像电路连接所述参考电流源和数据节点，用于对所述参考电流源进行镜像输出；预充电电路，所述预充电电路的输出端连接所述数据节点，用于在接收到预充电信号时能对所述数据节点充电至预充电电压；比较电路，所述比较电路的一输入端连接所述数据节点，另一输入端连接参考电压，用于在接收到第二使能信号时，对所述参考电压和所述数据节点的电压进行比较，根据比较结果输出所述嵌入式快闪存储单元存储的数据。可选的，所述第一开关控制电压为高电平，所述第二开关控制电压为低电平。可选的，还包括第二开关控制电压产生模块，所述第二开关控制电压产生模块用于输出所述第二开关控制电压；所述第二开关控制电压产生模块包括第四电阻，所述第四电阻的一端连接所述第一开关控制电压，所述第四电阻的另一端连接第五电阻的一端，所述第五电阻的另一端连接第六电阻的一端，所述第六电阻的另一端连接第七电阻的一端，所述第七电阻的另一端连接第一电容的一端，所述第一电容接地；所述第六电阻和第七电阻相连的节点连接第二比较器的一输入端，所述第二比较器的另一输入端连接地端，所述第二比较器的输出端连接第二反相器的输入端，所述第二反相器的输出端连接负电荷泵的使能端，所述负电荷泵带的输出端连接所述第七电阻的另一端；所述第七电阻与所述第一电容相连的节点为所述第二开关控制电压产生模块的输出节点。可选的，所述传输门包括第一NMOS管和第一PMOS管，所述第一NMOS管的源极与所述第一PMOS管的源极相连形成所述传输门的一传输端，所述第一NMOS管的漏极与所述第一PMOS管的漏极相连形成所述传输门的另一传输端，所述第一NMOS管的栅极为所述传输门的第一控制端，所述第一PMOS管的栅极为所述传输门的第二控制端。可选的，所述数据节点和地线之间连接等效位线电容。可选的，所述电流钳位电路包括第二NMOS管和第一反相器，所述第一反相器的输入端与所述第二NMOS管的源极形成所述电流钳位电路的检测端，所述第一反相器的输出端连接所述第二NMOS管的栅极，所述第二NMOS管的漏极为所述电流钳位电路的响应端。可选的，所述电流镜像电路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极与所述第三PMOS管的栅极相连，所述第二PMOS管的源极和第三PMOS管的源极均连接电源电压，所述第二PMOS管的漏极与所述第二PMOS管的栅极短接，并且所述第二PMOS管的漏极连接所述参考电流源的一端，所述第三PMOS管的漏极为所述电流镜像电路的输出端，所述电流镜像电路的输出端连接所述数据节点。可选的，所述预充电电路包括第四PMOS管，所述第四PMOS管的源极连接预充电电压，所述第四PMOS管的栅极用于接收所述预充电信号，所述第四PMOS管的漏极为所述预充电电路的输出端。可选的，所述比较电路包括第一比较器、第一缓冲器和第二缓冲器，所述第一比较器的反相输入端连接所述数据节点，所述第一比较器的正相输入端连接参考电压，所述第一比较器的输出端依次连接第一缓冲器和第二缓冲器，所述第二缓冲器的输出端为所述读取电路的输出端。本申请技术方案，至少包括如下优点：在数据读取电路工作时，通过第一开关控制电压和/或第二开关控制电压输入对应的控制端均能够使得在准备阶段后所述数据节点能够与位线通过所述开关电路正常连通，从而避免因开关控制电压过小而使得开关电路无法正常连通的问题，保证读取电路所读取数据的可靠性，更为适用于55nm工艺中的eflash。附图说明为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本申请一个示例性实施例提供的嵌入式快闪存储单元数据读取电路的电路图本文档来自技高网...

【技术保护点】
1.一种嵌入式快闪存储单元数据读取电路，其特征在于，包括：/n开关电路，所述开关电路包括传输门，所述传输门的一传输端通过位线连接所述嵌入式快闪存储单元的漏极，所述传输门的另一端连接所述电流钳位电路的检测端，所述传输门在第一控制端接收到第一开关控制电压，和/或，在第二控制端接收到第二开关控制电压时导通；/n电流钳位电路，所述电流钳位电路的响应端连接数据节点；/n电流镜像电路，所述电流镜像电路连接所述嵌入式快闪存储单元数据读取电路的参考电流源和数据节点，用于对所述参考电流源进行镜像输出；/n预充电电路，所述预充电电路的输出端连接所述数据节点，用于在接收到预充电信号时能对所述数据节点充电至预充电电压；/n比较电路，所述比较电路的一输入端连接所述数据节点，另一输入端连接参考电压，用于在接收到第二使能信号时，对所述参考电压和所述数据节点的电压进行比较，根据比较结果输出所述嵌入式快闪存储单元存储的数据。/n

【技术特征摘要】
1.一种嵌入式快闪存储单元数据读取电路，其特征在于，包括：
开关电路，所述开关电路包括传输门，所述传输门的一传输端通过位线连接所述嵌入式快闪存储单元的漏极，所述传输门的另一端连接所述电流钳位电路的检测端，所述传输门在第一控制端接收到第一开关控制电压，和/或，在第二控制端接收到第二开关控制电压时导通；
电流钳位电路，所述电流钳位电路的响应端连接数据节点；
电流镜像电路，所述电流镜像电路连接所述嵌入式快闪存储单元数据读取电路的参考电流源和数据节点，用于对所述参考电流源进行镜像输出；
预充电电路，所述预充电电路的输出端连接所述数据节点，用于在接收到预充电信号时能对所述数据节点充电至预充电电压；
比较电路，所述比较电路的一输入端连接所述数据节点，另一输入端连接参考电压，用于在接收到第二使能信号时，对所述参考电压和所述数据节点的电压进行比较，根据比较结果输出所述嵌入式快闪存储单元存储的数据。


2.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述第一开关控制电压为高电平，所述第二开关控制电压为低电平。


3.根据权利要求2所述的嵌入式快闪存储单元数据读取电路，其特征在于，还包括第二开关控制电压产生模块，所述第二开关控制电压产生模块用于输出所述第二开关控制电压；
所述第二开关控制电压产生模块包括第四电阻，所述第四电阻的一端连接所述第一开关控制电压，所述第四电阻的另一端连接第五电阻的一端，所述第五电阻的另一端连接第六电阻的一端，所述第六电阻的另一端连接第七电阻的一端，所述第七电阻的另一端连接第一电容的一端，所述第一电容接地；
所述第六电阻和第七电阻相连的节点连接第二比较器的一输入端，所述第二比较器的另一输入端连接地端，所述第二比较器的输出端连接第二反相器的输入端，所述第二反相器的输出端连接负电荷泵的使能端，所述负电荷泵带的输出端连接所述第七电阻的另一端；所述第七电阻与所述第一电容相连的节点为所述第二开关控制电压产生模块的输出节点。


4.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特...

【专利技术属性】
技术研发人员：黄明永，肖军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31