沟槽栅功率器件及其制造方法技术

本发明专利技术公开了一种沟槽栅功率器件，沟槽栅包括栅极沟槽、栅介质层和多晶硅栅；栅极沟槽形成于半导体衬底中，多晶硅栅填充在栅极沟槽中；栅极沟槽采用形成于硬质掩模层定义，填充所述栅极沟槽之后的多晶硅栅的顶部表面和硬质掩模层表面相平，之后硬质掩模层被去除，在多晶硅栅的顶部形成有利用多晶硅栅的氧化速率大于半导体衬底的氧化速率的特点自对准形成的第一氧化层，在第一氧化层之间为第一自对准沟槽；在第一自对准沟槽底部形成有沟道区和源区，由第一自对准沟槽自对准定义出源接触孔。本发明专利技术还公开了一种沟槽栅功率器件的制造方法。本发明专利技术能自对准定义出源区顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。

Trench gate power device and its manufacturing method

【技术实现步骤摘要】
沟槽栅功率器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种沟槽栅功率器件；本专利技术还涉及一种沟槽栅功率器件的制造方法。
技术介绍
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以IGBT、MOSFET为标志的半导体功率器件是当今电力电子领域器件的主流。IGBT及MOSFET目前都是通过平面栅或沟槽(Trench)栅工艺形成，尤其是沟槽栅原胞结构被广泛应用，原胞的步进(pitch)尺寸越来越小对光刻对准精度要求越来越高，由于沟槽工艺可能导致硅片的翘曲，对准精度难以精确控制，因此接触孔和栅极沟槽距离一致性难以控制。其中，步进为栅极沟槽的宽度和栅极沟槽之间的间距的和，对应于一个原胞的宽度。如图1所示，是现有沟槽栅功率器件的结构示意图，包括：高掺杂的半导体衬底如硅衬底1，硅衬底1的电阻率通常在0.001Ω*cm到0.002Ω*cm之间，硅衬底1的厚度也希望尽可能的薄以降低衬底电阻。在硅衬底1的表面形成有外延层如硅外延层2，硅外延层2的厚度和掺杂浓度决定了器件的器件电压。器件的击穿电压越高，硅外延层2需要的厚度也越厚，掺杂浓度也越低。通常硅外延层2的厚度在2μm到15μm之间，硅外延层2的电阻率在0.1Ω*cm到2Ω*cm之间。硅外延层2可以是单层结构，电阻率在整个外延层是一致的；硅外延层2也可以是二层结构且有一层缓冲层(Buffer)，缓冲层位于硅外延层2和硅衬底1之间的接触区域，缓冲层的电阻率通常比较低。硅外延层2也可以是多层结构。沟槽栅包括形成于栅极沟槽中的栅介质层如栅氧化层3和多晶硅栅如多晶硅栅9。器件的击穿电压越低，栅氧化层3的厚度越薄。对于N型沟槽栅功率器件，其多晶硅栅9通常是N型重掺杂；对于P型沟槽栅功率器件，其多晶硅栅9通常是P型重掺杂组成的。沟道区4形成于硅外延层2的表面，沟道区4的掺杂浓度决定了器件的阈值电压。在实际中，栅极沟槽的深度通常比沟道区4的深度深0.1μm到0.2μm之间。在沟道区4的表面形成有重掺杂的源区5。层间膜6和正面金属层7，层间膜6通常为氧化层。为了降低功率MOSFET的导通电阻，顶部金属层7的厚度通常比较厚，目前都在4μm以上。通孔或接触孔8，通常，正面金属层7包括多层，第一层正面金属层7和底部的掺杂区域如源区5和沟道区4的连接是通过接触孔来相连的；正面金属层7之间的连接是通过通孔相连的，图1中仅示意出了一层正面金属层7，标记8对应的为接触孔。正面金属层7在图形化后会形成源极和栅极，源极通过对应的接触孔8和源区5和沟道区4相连。所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，沟槽栅通常会延伸到电流流动区外部的栅引出区，通过在栅引出区的多晶硅栅9的顶部形成的接触孔8连接到由正面金属层7组成的栅极。沟槽栅功率器件的导通电阻跟沟槽即栅极沟槽的密度有很大的关联，沟槽密度越大，沟槽栅功率器件的导通电阻越低。因此，在工艺上，都希望尽量增加沟槽密度。沟槽密度决定于：沟槽的宽度，这个主要是由光刻的精度和沟槽的刻蚀深度有关。沟槽和沟槽之间的距离也就是我们常说的平台区(Mesa)的宽度。Mesa的宽度由接触孔的尺寸以及接触孔和沟槽的距离。接触孔的尺寸由光刻的精度决定即如图1中的沟槽的顶部宽度d2，接触孔和沟槽的距离即为图1中的距离d2需要保证一定的距离。此外，接触孔的位置还受到光刻对准精度的影响。这样都导致的Mesa的宽度需要比较宽。一个典型的沟槽栅功率器件，沟槽的宽度最小可以做到0.2μm，Mesa的宽度是0.6μm，接触孔的宽度是0.2μm，对应的步进可以做到0.8μm，其中步进即一个沟槽的宽度和一个沟槽间距的和。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽栅功率器件，能自对准定义出源区顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。为此，本专利技术还提供一种沟槽栅功率器件的制造方法。为解决上述技术问题，本专利技术提供的沟槽栅功率器件形成在半导体衬底中，所述半导体衬底的顶部表面为第一表面；所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽、栅介质层和多晶硅栅。所述栅极沟槽形成于半导体衬底中，各相邻的所述栅极沟槽之间的区域为半导体平台区。所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充在所述栅极沟槽中。所述栅极沟槽采用形成于所述半导体衬底的第一表面的硬质掩模层定义，所述硬质掩模层的顶部表面为第二表面；填充所述栅极沟槽之后的所述多晶硅栅的顶部表面和所述第二表面相平，在所述多晶硅栅填充所述栅极沟槽之后所述硬质掩模层被去除，在所述硬质掩模层去除之后，在所述多晶硅栅的顶部形成有利用所述多晶硅栅的氧化速率大于所述半导体衬底的氧化速率的特点自对准形成的第一氧化层，在所述第一氧化层之间的区域组成第一自对准沟槽。在所述第一自对准沟槽底部的所述半导体平台区中形成有第二导电类型掺杂的沟道区，第一导电类型重掺杂的源区形成在所述沟道区的表面。所述多晶硅栅侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道。由所述第一自对准沟槽自对准定义出所述源区顶部的源接触孔；所述源接触孔的底部还穿过所述源区和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到由正面金属层组成的源极。进一步的改进是，所述半导体衬底为硅衬底；所述栅介质层为栅氧化层；所述硬质掩模层的材料为氧化层、氮化层或氮氧化层。进一步的改进是，所述沟槽栅功率器件还具有屏蔽层，所述屏蔽层形成于所述多晶硅栅底部的所述栅极沟槽中，所述屏蔽层的材料和所述多晶硅栅的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述多晶硅栅之间间隔有栅间隔离介质层。进一步的改进是，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述多晶硅栅的顶部形成有栅接触孔，通过所述栅接触孔将所述多晶硅栅和由正面金属层组成的栅极。进一步的改进是，通过在去除所述硬质掩模层之前，通过以所述硬质掩模层为自对准条件在所述多晶硅栅的顶部区域中进行离子注入来改变所述多晶硅栅的多晶硅的晶粒尺寸来提高所述多晶硅栅的氧化速率，从而减少在形成所述第一氧化层时在所述半导体衬底表面形成的第二氧化层的厚度。进一步的改进是，改变所述多晶硅栅的多晶硅的晶粒尺寸对应的离子注入为N型杂质离子注入、P型杂质离子注入或非掺杂离子注入。进一步的改进是，所述沟槽栅功率器件为沟槽栅MOSFET，第一导电类型重掺杂的漏区形成于所述半导体衬底的背面，由所述漏区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。或者，所述沟槽栅功率器件为沟槽栅IGBT，第二导电类型重掺杂的集电区形成于所述半导体衬底的背面，由所述集电区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。进本文档来自技高网...

【技术保护点】
1.一种沟槽栅功率器件，其特征在于：沟槽栅功率器件形成在半导体衬底中，所述半导体衬底的顶部表面为第一表面；所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽、栅介质层和多晶硅栅；/n所述栅极沟槽形成于半导体衬底中，各相邻的所述栅极沟槽之间的区域为半导体平台区；/n所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充在所述栅极沟槽中；/n所述栅极沟槽采用形成于所述半导体衬底的第一表面的硬质掩模层定义，所述硬质掩模层的顶部表面为第二表面；填充所述栅极沟槽之后的所述多晶硅栅的顶部表面和所述第二表面相平，在所述多晶硅栅填充所述栅极沟槽之后所述硬质掩模层被去除，在所述硬质掩模层去除之后，在所述多晶硅栅的顶部形成有利用所述多晶硅栅的氧化速率大于所述半导体衬底的氧化速率的特点自对准形成的第一氧化层，在所述第一氧化层之间的区域组成第一自对准沟槽；/n在所述第一自对准沟槽底部的所述半导体平台区中形成有第二导电类型掺杂的沟道区，第一导电类型重掺杂的源区形成在所述沟道区的表面；/n所述多晶硅栅侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道；/n由所述第一自对准沟槽自对准定义出所述源区顶部的源接触孔；所述源接触孔的底部还穿过所述源区和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到由正面金属层组成的源极。/n...

【技术特征摘要】
1.一种沟槽栅功率器件，其特征在于：沟槽栅功率器件形成在半导体衬底中，所述半导体衬底的顶部表面为第一表面；所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽、栅介质层和多晶硅栅；
所述栅极沟槽形成于半导体衬底中，各相邻的所述栅极沟槽之间的区域为半导体平台区；
所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充在所述栅极沟槽中；
所述栅极沟槽采用形成于所述半导体衬底的第一表面的硬质掩模层定义，所述硬质掩模层的顶部表面为第二表面；填充所述栅极沟槽之后的所述多晶硅栅的顶部表面和所述第二表面相平，在所述多晶硅栅填充所述栅极沟槽之后所述硬质掩模层被去除，在所述硬质掩模层去除之后，在所述多晶硅栅的顶部形成有利用所述多晶硅栅的氧化速率大于所述半导体衬底的氧化速率的特点自对准形成的第一氧化层，在所述第一氧化层之间的区域组成第一自对准沟槽；
在所述第一自对准沟槽底部的所述半导体平台区中形成有第二导电类型掺杂的沟道区，第一导电类型重掺杂的源区形成在所述沟道区的表面；
所述多晶硅栅侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道；
由所述第一自对准沟槽自对准定义出所述源区顶部的源接触孔；所述源接触孔的底部还穿过所述源区和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到由正面金属层组成的源极。


2.如权利要求1所述的沟槽栅功率器件，其特征在于：所述半导体衬底为硅衬底；所述栅介质层为栅氧化层；所述硬质掩模层的材料为氧化层、氮化层或氮氧化层。


3.如权利要求2所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件还具有屏蔽层，所述屏蔽层形成于所述多晶硅栅底部的所述栅极沟槽中，所述屏蔽层的材料和所述多晶硅栅的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述多晶硅栅之间间隔有栅间隔离介质层。


4.如权利要求2所述的沟槽栅功率器件，其特征在于：在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述多晶硅栅的顶部形成有栅接触孔，通过所述栅接触孔将所述多晶硅栅和由正面金属层组成的栅极。


5.如权利要求2所述的沟槽栅功率器件，其特征在于：通过在去除所述硬质掩模层之前，通过以所述硬质掩模层为自对准条件在所述多晶硅栅的顶部区域中进行离子注入来改变所述多晶硅栅的多晶硅的晶粒尺寸来提高所述多晶硅栅的氧化速率，从而减少在形成所述第一氧化层时在所述半导体衬底表面形成的第二氧化层的厚度。


6.如权利要求6所述的沟槽栅功率器件，其特征在于：改变所述多晶硅栅的多晶硅的晶粒尺寸对应的离子注入为N型杂质离子注入、P型杂质离子注入或非掺杂离子注入。


7.如权利要求2所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅MOSFET，第一导电类型重掺杂的漏区形成于所述半导体衬底的背面，由所述漏区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区；
或者，所述沟槽栅功率器件为沟槽栅IGBT，第二导电类型重掺杂的集电区形成于所述半导体衬底的背面，由所述集电区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。


8.如权利要求1至7中任一权项所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。


9.一种沟槽栅功率器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底的顶部表面为第一表面，在所述半导体衬底的第一表面形成硬质掩模层；所述硬质掩模层的顶部表面为第二表面；
步骤二、光刻定义出所述栅极沟槽的形成区域，依次对所述硬质掩模层和所述半导体衬底进行各项异性刻蚀在所述半导体衬底中形成多个栅极沟槽，各相邻的所述栅极沟槽之间的区域为半导体平台区；
步骤三、形成栅介质层，所述栅介质层形成在所述栅...

【专利技术属性】
技术研发人员：李东升，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东;44