【技术实现步骤摘要】
三维半导体存储装置相关申请的交叉引用本申请要求于2018年12月19日在韩国知识产权局提交的韩国专利申请No.10-2018-0165466的权益，该申请的公开以引用方式全文并入本文中。
本专利技术构思涉及一种半导体存储装置，并且更具体地说，涉及一种3维半导体存储装置。
技术介绍
半导体存储装置的集成度已经增加，以满足消费者要求的卓越性能和低价。在2维或平面半导体装置的情况下，主要由单位存储单元所占的面积确定集成度，因此集成度受精细图案化技术水平的严重影响。然而，因为图案的小型化需要超昂贵制造设备，所以2维半导体装置的集成度虽然增大但仍受限。因此，提出了具有3维排列的存储单元的3维半导体存储装置。另外，需要以高设计自由度可靠地制造提出的3维半导体存储装置。
技术实现思路
本专利技术构思提供了一种具有提高的集成度、较高设计自由度和提高的可靠性的3维半导体存储装置。根据一些示例方面，本公开涉及一种3维半导体存储装置，该3维半导体存储装置包括：衬底，其包括单元阵列区和连接区；堆叠...
【技术保护点】
1.一种3维半导体存储装置，包括：/n衬底，其包括单元阵列区和连接区；/n堆叠结构，其包括交替且垂直地堆叠在衬底上的绝缘层和电极，并且包括位于所述连接区中的台阶结构，并且包括依次堆叠在衬底上的下堆叠结构和上堆叠结构；/n垂直结构，其位于穿透所述单元阵列区上的下堆叠结构和上堆叠结构的沟道孔中；以及/n伪结构，其位于穿透所述连接区上的下堆叠结构和上堆叠结构中的至少一个的伪孔中，/n其中，所述连接区包括位于所述单元阵列区的一侧的第二连接区和位于所述第二连接区的一侧的第一连接区，并且所述第二连接区位于所述第一连接区与所述单元阵列区之间，并且/n其中，所述伪孔包括所述第一连接区中的第...
【技术特征摘要】
20181219 KR 10-2018-01654661.一种3维半导体存储装置，包括：
衬底，其包括单元阵列区和连接区；
堆叠结构，其包括交替且垂直地堆叠在衬底上的绝缘层和电极，并且包括位于所述连接区中的台阶结构，并且包括依次堆叠在衬底上的下堆叠结构和上堆叠结构；
垂直结构，其位于穿透所述单元阵列区上的下堆叠结构和上堆叠结构的沟道孔中；以及
伪结构，其位于穿透所述连接区上的下堆叠结构和上堆叠结构中的至少一个的伪孔中，
其中，所述连接区包括位于所述单元阵列区的一侧的第二连接区和位于所述第二连接区的一侧的第一连接区，并且所述第二连接区位于所述第一连接区与所述单元阵列区之间，并且
其中，所述伪孔包括所述第一连接区中的第一伪孔和所述第二连接区中的第二伪孔，并且所述第一伪孔的表面图案形状与所述第二伪孔的表面图案形状不同。
2.根据权利要求1所述的3维半导体存储装置，
其中，所述第一伪孔包括穿透下堆叠结构的第一下伪孔和穿透绝缘层的第一上伪孔，
其中，所述第一下伪孔的表面图案形状与所述第一上伪孔的表面图案形状不同，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔和穿透上堆叠结构的第二上伪孔，并且
其中，所述第二下伪孔的表面图案形状与所述第二上伪孔的表面图案形状不同。
3.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔和穿透上堆叠结构的第二上伪孔，并且
其中，穿透所述第二连接区的下堆叠结构的第二下伪孔的表面图案形状与穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状不同。
4.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔，并且所述第一伪孔包括穿透绝缘层的第一上伪孔，并且
其中，穿透第二连接区的下堆叠结构的第二下伪孔的表面图案形状与穿透第一连接区中的绝缘层的第一上伪孔的表面图案形状不同。
5.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透上堆叠结构的第二上伪孔，并且所述第一伪孔包括穿透下堆叠结构的第一下伪孔，并且
其中，穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状与穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状不同。
6.根据权利要求1所述的3维半导体存储装置，
其中，所述第一伪孔包括穿透下堆叠结构的第一下伪孔和穿透绝缘层的第一上伪孔，并且
其中，穿透所述第一连接区中的绝缘层的第一上伪孔的表面图案形状与穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状不同。
7.根据权利要求1所述的3维半导体存储装置，
其中，所述第一伪孔包括穿透绝缘层的第一上伪孔，并且所述第二伪孔包括穿透上堆叠结构的第二上伪孔，并且
其中，穿透所述第一连接区中的绝缘层的第一上伪孔的表面图案形状与穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状不同。
8.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔和穿透上堆叠结构的第二上伪孔，并且所述第一伪孔包括穿透下堆叠结构的第一下伪孔，并且
其中，穿透所述第二连接区的下堆叠结构的第二下伪孔的表面图案形状和穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状与穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状不同。
9.根据权利要求8所述的3维半导体存储装置，
其中，所述沟道孔包括穿透上堆叠结构的上沟道孔和穿透下堆叠结构的下沟道孔，并且
其中，所述上沟道孔的表面图案形状与所述下沟道孔的表面图案形状不同。
10.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔，并且所述第一伪孔包括穿透下堆叠结构的第一下伪孔，并且
其中，穿透所述第二连接区的下堆叠结构的第二下伪孔的表面图案形状与穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状不同。
11.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透所述第二连接区中的下堆叠结构的第二下伪孔和穿透所述第二连接区中的上堆叠结构的第二上伪孔，
其中...
【专利技术属性】
技术研发人员：千志成，白石千，孙仑焕，崔峻荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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