保护集成电路的方法、施密特触发器和静电保护电路技术

公开一种保护集成电路的方法、施密特触发器和静电保护电路。提供一种具有可变的施密特触发器特性的静电保护电路。所述静电保护电路使用施密特触发器电路保护集成电路免受过电压影响。施密特触发器电路包括：第一分支和第二分支，桥接在电源轨与接地轨之间。施密特触发器电路在第二分支并联连接到第一分支时以窄滞回宽度进行操作，并且在第二分支不并联连接到第一分支时以宽滞回宽度进行操作。所述静电保护电路在弱过电压被施加到电源轨时，使用窄滞回宽度释放电源轨的过电压，并且在强过电压被施加到电源轨时，使用宽滞回宽度释放电源轨的过电压。

Methods of protecting integrated circuit, Schmitt trigger and electrostatic protection circuit

【技术实现步骤摘要】
保护集成电路的方法、施密特触发器和静电保护电路本申请要求于2018年12月4日提交到韩国知识产权局的第10-2018-0154695号韩国专利申请的权益，所述韩国专利申请的公开通过引用全部包含于此。
本专利技术构思涉及一种半导体装置，更具体地，涉及一种具有根据过电压状态而变化的施密特触发器特性的静电放电(ESD)保护电路。本专利技术构思还提供一种保护集成电路免受过电压状态影响的方法，以及均具有可变的触发器特性的静电放电(ESD)保护电路和施密特触发器电路。
技术介绍
静电放电(ESD)涉及大电压瞬变的潜在破坏性影响。为了使集成电路免受ESD，以各种形式提供瞬态触发的ESD保护电路(诸如，电源轨耦合钳位电路)。钳位电路可包括电源轨与接地轨之间串联连接的电阻器、电容器和开关元件。当感测的ESD脉冲通过电阻器和电容器耦合并且开关元件接通时，施加在钳位电路上的电压可被钳位到预设的容许值。最后，当电容器以电源轨与接地轨之间的电压充电时，钳位电路可断开。钳位电路的电阻器和电容器的值(即，RC时间常数)及其开关特性控制钳位电路接通的时本文档来自技高网...

【技术保护点】
1.一种保护集成电路免受过电压状态影响的方法，所述方法包括：/n监视受施加到连接到集成电路的电源轨的过电压状态影响的信号端子的电压电平；/n当监视的步骤指示信号端子的电压电平等于或小于参考电压时，通过在第一脉冲宽度内使连接到集成电路的接地轨与电源轨之间导通来释放电源轨的过电压状态；以及/n当监视的步骤指示信号端子的电压电平超过参考电压时，通过在大于第一脉冲宽度的第二脉冲宽度内使连接到集成电路的接地轨与电源轨之间导通来释放电源轨的过电压状态。/n

【技术特征摘要】
20181204 KR 10-2018-01546951.一种保护集成电路免受过电压状态影响的方法，所述方法包括：
监视受施加到连接到集成电路的电源轨的过电压状态影响的信号端子的电压电平；
当监视的步骤指示信号端子的电压电平等于或小于参考电压时，通过在第一脉冲宽度内使连接到集成电路的接地轨与电源轨之间导通来释放电源轨的过电压状态；以及
当监视的步骤指示信号端子的电压电平超过参考电压时，通过在大于第一脉冲宽度的第二脉冲宽度内使连接到集成电路的接地轨与电源轨之间导通来释放电源轨的过电压状态。


2.根据权利要求1所述的方法，其中，在第一脉冲宽度内或在第二脉冲宽度内释放电源轨的过电压状态的步骤包括：通过使用具有可变的触发器特性的施密特触发器电路将与过电压状态对应的电流释放到接地轨。


3.根据权利要求1所述的方法，还包括：
使用连接在电源轨与接地轨之间的分压器生成参考电压。


4.根据权利要求1所述的方法，
其中，集成电路电连接到电源轨和接地轨，以及
其中，信号端子包括与集成电路相关联的多个信号端子中的一个信号端子。


5.根据权利要求1所述的方法，其中，信号端子不与集成电路相关联。


6.一种具有可变的触发器特性的施密特触发器电路，所述施密特触发器电路包括：
第一分支，桥接在电源轨与接地轨之间，并连接在输入节点与输出节点之间；
第二分支，桥接在电源轨与接地轨之间，并被配置为响应于第一控制信号而选择性地连接在输入节点与输出节点之间；
第一PMOS晶体管，连接到第一连接节点，其中，第一分支和第二分支连接到第一连接节点，其中，第一PMOS晶体管被配置为：响应于输出节点的电压电平而将第一连接节点驱动到接地电压；以及
第一NMOS晶体管，连接到第二连接节点，其中，第一分支和第二分支连接到第二连接节点，其中，第一NMOS晶体管被配置为：响应于输出节点的电压电平而将第二连接节点驱动到电源电压，
其中，所述施密特触发器电路的滞回宽度响应于第二分支被选择性地并联连接到第一分支而可变。


7.根据权利要求6所述的施密特触发器电路，
其中，第一控制信号的第一逻辑电平将第二分支配置为并联连接到第一分支，使得所述施密特触发器电路以第一滞回宽度进行操作，
其中，第一控制信号的第二逻辑电平阻止第二分支并联连接到第一分支，使得所述施密特触发器电路以大于第一滞回宽度的第二滞回宽度进行操作。


8.根据权利要求7所述的施密特触发器电路，其中，第一控制信号在等于或小于预定参考电压的弱过电压被施加到电源轨时处于第一逻辑电平，并且在超过所述预定参考电压的强过电压被施加到电源轨时处于第二逻辑电平。


9.根据权利要求7所述的施密特触发器电路，
其中，第一滞回宽度表示在电源电压电平与接地电压电平之间的第一低触发电平与第一高触发电平之间的时间段，
其中，当输入节点的电压从电源电压电平下降到接地电压电平时，所述施密特触发器电路在第一低触发电平被触发以将输出节点的电压从接地电压电平转换到电源电压电平，并且当输入节点的电压从接地电压电平上升到电源电压电平时，所述施密特触发器电路在第一高触发电平被触发以将输出节点的电压从电源电压电平转换到接地电压电平。


10.根据权利要求9所述的施密特触发器电路，
其中，第二滞回宽度表示在电源电压电平与接地电压电平之间的第二低触发电平与第二高触发电平之间的时间段，
其中，第二低触发电平小于第一低触发电平，并且第二高触发电平大于第一高触发电平。


11.根据权利要求6所述的施密特触发器电路，其中，第一分支包括：
第二PMOS晶体管，连接在电源轨与第一连接节点之间，第二PMOS晶体管包括连接到输入节点的第一栅极；
第三PMOS晶体管，连接在第一连接节点与输出节点之间，第三PMOS晶体管包括连接到输入节点的第二栅极；
第二NMOS晶体管，连接在第二连接节点与输出节点之间，第二NMOS晶体管包括连接到输入节点的第三栅极；以及
第三NMOS晶体管，连接在接地轨与第二连接节点之间，第三NMOS晶体管包括连接到输入节点的第四栅极。

【专利技术属性】
技术研发人员：田周鄠，朴真熙，权赫准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR