具有低功耗功能的抗电荷共享D锁存器制造技术

具有低功耗功能的抗电荷共享D锁存器,属于集成电路可靠性中的抗核加固领域。解决了传统的抗电荷共享的D锁存器所需晶体管多、面积大、功耗开销大的问题。本发明专利技术包括30个晶体管，具体为20个PMOS晶体管P1至P20和10个NMOS晶体管N1至N10，且主要采用了PMOS管并联的方式来对翻转的节点进行容错，这种连接方式可以有效的降低具有阈值电压损失的节点数，因此，锁存器具有较低的面积和功耗开销。本发明专利技术主要应用于中低频的低功耗电路中。

Anti charge sharing D-latch with low power consumption

【技术实现步骤摘要】
具有低功耗功能的抗电荷共享D锁存器
本专利技术属于集成电路可靠性中的抗核加固领域。
技术介绍
工艺尺寸的发展，集成电路器件节点间距的减小和集成度的提高，当受到重离子轰击时，电荷共享概率大大增加。同时，栅氧厚度降低以及节点电容的减小使电路更易受到单粒子效应影响。栅长的降低也增强了晶体管的寄生双极效应，这将导致电荷共享成为了可能。电荷共享效应指的是单个高能粒子轰击电路节点产生电荷，同时被附近一个或多个节点收集的现象：随着工艺尺寸的缩减，单粒子效应影响的节点由之前的一个增加为多个，粒子轰击所产生的电荷就会被多个节点收集，引起多个节点翻转，集成电路的多节点翻转问题正成为影响电路可靠性的重要问题。现有关于单节点翻转的抗辐射加固设计已经不能满足电路加固的需要，现在亟需设计新的抗辐射加固电路用于抵抗多节点翻转，以提高电路的可靠性。现有抗电荷共享加固锁存器多是使用基于多模冗余的C单元互连技术来构造的，虽然可以将翻转的节点恢复，但是需要太多的晶体管(高达70多个)才能实现，存在晶体管数多、功耗大、硬件开销大的问题，因此，以上问题亟需解决。本文档来自技高网...

【技术保护点】
1.具有低功耗功能的抗电荷共享D锁存器，其特征在于，包括20个PMOS晶体管P1至P20和10个NMOS晶体管N1至N10；/n晶体管N10的漏极、晶体管P9的源极、晶体管P10的源极和晶体管P12的源极连接后，作为锁存器的输入信号D的输入端；/n晶体管P11的源极和晶体管P13的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；/n晶体管P9的栅极、晶体管P10至P13的栅极和晶体管N7的栅极连接后，作为锁存器的时钟信号CLK的输入端；/n晶体管N10的栅极和晶体管P16的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；/...

【技术特征摘要】
1.具有低功耗功能的抗电荷共享D锁存器，其特征在于，包括20个PMOS晶体管P1至P20和10个NMOS晶体管N1至N10；
晶体管N10的漏极、晶体管P9的源极、晶体管P10的源极和晶体管P12的源极连接后，作为锁存器的输入信号D的输入端；
晶体管P11的源极和晶体管P13的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；
晶体管P9的栅极、晶体管P10至P13的栅极和晶体管N7的栅极连接后，作为锁存器的时钟信号CLK的输入端；
晶体管N10的栅极和晶体管P16的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；
晶体管N10的源极、晶体管P9的漏极、晶体管P16的漏极和晶体管N7的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；
晶体管P1至P8的源极均与电源的正极连接；
晶体管P7的栅极、晶体管P4的栅极、晶体管P5的漏极、晶体管P20的源极、晶体管N2的栅极、晶体管P14的栅极、晶体管N9的栅极和晶体管P13的漏极连接后，作为节点X4；
晶体管P7的漏极、晶体管P1的漏极、晶体管N1的漏极、晶体管P17的栅极、晶体管P19的栅极和晶体管N6栅极连接后，作为节点X6；
晶体管P1的栅极、晶体管P2的栅极、晶体管P3的漏极、晶体管P18的源极、晶体管N4的栅极、晶体管P15的栅极、晶体管N8的栅极和晶体管P11的漏极连接后，作为节点X2；
晶体管N1的栅极、晶体管P18的栅极、晶体管P20的栅极、晶体管N6的漏极、晶体管P6的漏极和晶体管P8的漏极连接后，作为节点X5；
晶体管N1至N6的源极均与电源地连接；
晶体管P2的漏极、晶体管P5的栅极、晶体管P17的源极、晶体管N3的栅极、晶体管P6的栅极和晶体管P10的漏极连接后，作为节点X1；
晶体管P17的漏极与晶体管N12的漏极连接；
晶体管P3的栅极、晶体管P4的漏极、晶体管P19的源极、晶体管N5的栅极、晶体管P8的栅极和晶体管P12的漏极连接后，作为节点X3；
晶体管P18的漏极与晶体管N3的漏极连接；
晶体管P19的漏极与晶体管N4的漏极连接；
晶体管P20的漏极与晶体管N5的漏极连接；
晶体管P14的源极接电源正极，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接，晶体管N7的源极与晶体管N8的漏极连接，晶体管N8的源极与晶体管N9的漏极连接，晶体管N9的源极接电源地。


2.根据权利要求1所述的具有低功耗功能的抗电荷共享D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。


3.根据权利要求1所述的具有低功耗功能的抗电荷共享D锁存器，其特征在于，
当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；
当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q。


4.根据权利要求1所述的具有低功耗功能的抗电荷共享D锁存器，其特征在于，包括正常工作状态和容错工作状态。

【专利技术属性】
技术研发人员：郭靖，杜芳芳，
申请(专利权)人：中北大学，
类型：发明
国别省市：山西;14