半导体装置制造方法及图纸

提供了一种半导体装置。所述半导体装置包括第一存储部件，所述第一存储部件包括第一存储区域和电连接到所述第一存储区域的第一逻辑区域，所述第一逻辑区域包括高速缓冲存储器和接口端口。所述第一存储部件经由所述接口端口和所述高速缓冲存储器与和所述第一存储部件相邻的存储部件执行数据发送和接收操作。

Semiconductor device

【技术实现步骤摘要】
半导体装置相关申请的交叉引用本专利申请要求于2018年12月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0153279的优先权，通过引用将该申请的全部公开内容并入本文。
本公开涉及半导体装置，更具体地，涉及具有提高的处理速度和准确性的半导体装置。
技术介绍
与基于规则的智能系统不同，人工智能(AI)系统是能够执行通常需要人类智力的任务的计算机系统。AI系统可以更精确地理解用户偏好。机器学习是一种使分析模型构建自动化的数据分析方法。机器学习是AI的一个基于系统能够从数据中学习、识别图案并且以最少的人为干预做出决策的观点的分支。因此，基于规则的智能系统逐渐被基于机器学习的AI系统所取代。诸如语言理解、视觉理解、推断/预测、知识表达和运动控制的
可以利用基于机器学习的AI系统。机器学习算法需要能够处理大量数据的操作。当在同一操作中能够处理的数据越多时，由机器学习算法计算出的结果的精度越高。利用深度学习的人工神经网络使用大量数据进行训练，并通过多个运营商执行并行操作以提高运算速度。
技术实现思路
本专利技术构思的至少一个示例性实施例提供了包括存储器和处理器的半导体装置，其通过在存储器之间执行数据发送和接收而具有提高的处理速度和精度。根据本专利技术构思的一个示例性实施例，提供了半导体装置，包括第一存储部件，所述第一存储部件包括第一存储区域和电连接到所述第一存储区域的第一逻辑区域。所述第一逻辑区域包括用于执行数据发送和接收操作的高速缓冲存储器和接口端口。所述第一存储部件使用所述高速缓冲存储器经由所述接口端口与和所述第一存储部件相邻的存储部件执行所述数据发送和接收操作。根据本专利技术构思的一个示例性实施例，提供了半导体装置，包括：多个第一存储部件，所述多个第一存储部件均包括高速缓冲存储器和接口端口；和第一处理单元，所述第一处理单元电连接到所述多个第一存储部件，并且基于存储在所述多个第一存储部件中的数据执行操作。所述多个第一存储部件使用所述高速缓冲存储器和所述接口端口在所述多个第一存储部件之间执行数据发送和接收操作。根据本专利技术构思的一个示例性实施例，提供了半导体装置，包括：第一处理单元、第二处理单元、多个第一存储部件、多个第二存储部件和调度器。所述多个第一存储部件电连接到所述第一处理单元，并且所述多个第一存储部件均包括第一存储区域和第一高速缓存区域。所述第一存储区域和所述第一高速缓存区域共享逻辑地址。所述多个第二存储部件电连接到所述第二处理单元，并且所述多个第二存储部件均包括第二存储区域和第二高速缓存区域。所述第二存储区域和所述第二高速缓存区域共享所述逻辑地址。所述调度器调度存储在所述第一存储区域或所述第二存储区域中的目标数据在所述第一存储部件和所述第二存储部件之间的发送和接收路径。所述调度器基于存储在所述第一高速缓存区域或所述第二高速缓存区域中的路径信息来调度所述发送和接收路径。根据本专利技术构思的一个示例性实施例，提供了半导体装置，包括第一处理器和编译器。所述第一处理器电连接到包括至少一个存储器的第一存储部件，并且对训练数据集执行操作。所述编译器生成要在训练数据的操作过程中移动的数据的路径的调度代码。所述调度代码包括关于数据在所述第一处理器与所述第一存储部件之间移动的第一路径和数据在所述第一存储部件中所包括的存储器之间移动的第二路径的信息。所述第一处理器基于所述调度代码执行对所述训练数据集的操作。附图说明通过参照附图详细描述本专利技术构思的示例性实施例，本专利技术构思将变得更加明显，在附图中：图1是用于说明根据本专利技术构思的一个示例性实施例的存储部件的配置的示意性框图；图2是用于说明根据本专利技术构思的一个示例性实施例的经由接口端口连接的两个存储部件的配置的框图；图3是用于说明根据本专利技术构思的一个示例性实施例的设置在逻辑区域中的高速缓冲存储器和接口端口的存储部件的截面图；图4是用于说明根据本专利技术构思的一个示例性实施例的经由接口端口连接的三个存储部件的配置的框图；图5是用于说明根据本专利技术构思的一个示例性实施例的处理单元和连接到该处理单元的两个存储部件的配置的框图；图6是处理单元和存储部件的截面图，用于说明根据本专利技术构思的一个示例性实施例的处理单元与两个存储部件之间的连接；图7和图8是用于说明根据本专利技术构思的一个示例性实施例的经由连接到存储部件的接口实现的存储部件与服务器之间的通信的框图；图9是用于说明根据本专利技术构思的一个示例性实施例的包括多个处理单元的半导体装置的框图；图10是用于说明根据本专利技术构思的一个示例性实施例的两个处理单元之间的通信的框图；图11A是用于说明根据本专利技术构思的一个示例性实施例训练的数据集的示图；图11B是用于说明处理单元处理图11A的数据集中所包括的数据的过程的流程图；图11C是用于详细说明多个处理单元共享和处理所计算出的数据的过程的示图；图12是用于说明存储在逻辑区域中的数据的配置的框图；图13是用于说明存储区域和逻辑区域中每一者的物理地址与逻辑地址之间的映射的映射表；图14A是用于说明作为示例的存储在高速缓存控制区域中的存储部件ID信息的示图；图14B是用于说明作为示例的存储在高速缓存控制区域中的状态信息的示图；图14C是用于说明作为示例的存储在高速缓存控制区域中的指令的示图；图15至图18是用于说明根据本专利技术构思的一个示例性实施例的包括调度器的半导体装置的框图；图19至图21是用于说明根据本专利技术构思的一个示例性实施例的基于调度器的调度将存储在源存储部件中的目标数据传送到目的地存储部件的过程的示图。具体实施方式图1是用于说明根据本专利技术构思的一个示例性实施例的存储部件(例如，存储器件)的配置的示意性框图。参照图1，根据本专利技术构思的一个实施例的半导体装置1包括存储部件100，存储部件100包括存储区域110和逻辑区域130。在一个示例性实施例中，存储区域110由非易失性存储器实现。用户请求的用户数据、处理单元处理的数据或要处理的数据可以存储在存储区域110中。逻辑区域130可以包括存储缓冲器(Buffer)131、端口物理层(PHY)132、高速缓冲存储器(Cache)133、接口端口(Port)134和接口控制器135(例如，控制电路)。在一个实施例中，PHY132是实现物理层功能所需的电路。PHY132可以将链路层设备连接到诸如光纤或铜线的物理介质。接口端口134可以用作半导体装置1与半导体装置1外部的设备之间的接口。存储缓冲器131可以读取并缓冲存储在存储区域110中的数据，并将数据发送到高速缓冲存储器133或PHY132。此外，存储缓冲器131可以经由PHY132从处理单元(图5中的10)接收命令、地址、数据等。PHY132可以将存储在存储缓冲器131或高速缓冲存储器133中的数据输出到处理单元(图5中的10)。也本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：/n第一存储部件，所述第一存储部件包括第一存储区域和电连接到所述第一存储区域的第一逻辑区域，所述第一逻辑区域包括用于执行数据发送和接收操作的高速缓冲存储器和接口端口，/n其中，所述第一存储部件使用所述高速缓冲存储器经由所述接口端口与和所述第一存储部件相邻的相邻存储部件执行数据发送和接收操作。/n

【技术特征摘要】
20181203 KR 10-2018-01532791.一种半导体装置，包括：
第一存储部件，所述第一存储部件包括第一存储区域和电连接到所述第一存储区域的第一逻辑区域，所述第一逻辑区域包括用于执行数据发送和接收操作的高速缓冲存储器和接口端口，
其中，所述第一存储部件使用所述高速缓冲存储器经由所述接口端口与和所述第一存储部件相邻的相邻存储部件执行数据发送和接收操作。


2.根据权利要求1所述的半导体装置，其中，所述第一存储部件使用串行接口在所述第一存储部件与所述相邻存储部件之间执行所述数据发送和接收操作。


3.根据权利要求1所述的半导体装置，还包括：
调度器，所述调度器调度电连接到所述第一存储部件的一个或更多个第二存储部件之间的数据发送和接收路径，
其中，所述第一存储部件通过由所述调度器调度的所述数据发送和接收路径与一个所述第二存储部件执行所述数据发送和接收操作。


4.根据权利要求3所述的半导体装置，其中，所述高速缓冲存储器存储关于与所述第一存储部件相邻的所述相邻存储部件的状态信息，并且
所述调度器基于存储在所述高速缓冲存储器中的所述状态信息调度所述数据发送和接收路径。


5.一种半导体装置，包括：
多个第一存储部件，所述多个第一存储部件均包括高速缓冲存储器和接口端口，和
第一处理单元，所述第一处理单元电连接到所述多个第一存储部件，并且基于存储在所述多个第一存储部件中的数据执行操作，
其中，所述多个第一存储部件使用所述高速缓冲存储器和所述接口端口在所述多个第一存储部件之间执行数据发送和接收操作。


6.根据权利要求5所述的半导体装置，其中，所述多个第一存储部件使用串行接口在所述多个第一存储部件之间执行所述数据发送和接收操作。


7.根据权利要求5所述的半导体装置，还包括：
接口控制器，所述接口控制器控制所述多个第一存储部件之间的所述数据发送和接收操作。


8.根据权利要求7所述的半导体装置，其中，所述接口控制器被包括在所述第一处理单元中。


9.根据权利要求7所述的半导体装置，其中，所述接口控制器被存储在所述多个第一存储部件中的每一个第一存储部件的所述高速缓冲存储器中。


10.根据权利要求5所述的半导体装置，还包括：
多个第二存储部件，所述多个第二存储部件均包括高速缓冲存储器和接口端口；和
第二处理单元，所述第二处理单元电连接到所述多个第二存储部件，并且基于存储在所述多个第二存储部件中的数据执行操作，
其中，所述第一处理单元或所述第二处理单元的操作所需的目标数据根据操作模式：i)在所述多个第一存储部件与所述多个第二存储部件之间被发送或接收，或者ii)在所述第一处理单元与所述第二处理单元之间被发送或接收。


11.一种半导体装置，包括：
第一处理单元和第二处理单元；
多个第一存储部件，所述多个第一存储部件电连接到所述第一处理单元，并且所述多个第一存储部件均包括第一存储区域和第一高速缓存区域，所述第一存储区域和所述第一高速缓存区域共享逻辑地址；
多个第二存储部件，所述多个第二存储部件电连接到所述第二处理单元，并且...

【专利技术属性】
技术研发人员：高祥修，金哉坤，金冏荣，河相赫，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR