一种高增益有源区及一种VCSEL制造技术

本实用新型专利技术提供一种高增益有源区及一种VCSEL，高增益有源区包括至少一个量子阱垒层，所述量子阱垒层包括层叠的垒层和阱层，所述垒层包括依次层叠的未掺杂第一垒层、P型掺杂第二垒层和未掺杂第三垒层，所述P型掺杂第二垒层远离所述阱层设置。未掺杂第一垒层、P型掺杂第二垒层和未掺杂第三垒层构成的垒层与阱层形成P型阻挡结构，有效增加了有源区中的空穴注入量，从而增加电子与空穴的复合几率，提高微分增益，减少电子溢流。并且，电子不再集聚在靠近P型一侧，分布区域增加，有效较低了焦耳热和深能级的产生，进一步提高增益。

A high gain active region and a VCSEL

【技术实现步骤摘要】
一种高增益有源区及一种VCSEL
本技术涉及半导体
，尤其涉及一种高增益有源区及一种VCSEL。
技术介绍
半导体器件的有源区通常包括一个或多个量子阱垒层，量子阱垒层一般由InGaAs/GaAs、InGaAs/AlGaAs、InGaAs/GaAsP或InAlGaAs/AlGaAs组成。然而，由于压应变，导致空穴难以进入有源区，复合几率低。并且，由于电子浓度较高，其迁移速率较高，而空穴的迁移速率较低(相差约10倍以上)，因此，空穴与电子的复合集中在靠近P型的一侧，增加深能级产生几率。另一方面，量子阱垒层的串联电阻高也是急需解决的问题。
技术实现思路
有鉴于此，本技术的目的为：提供一种能够提高空穴注入和降低串联电阻的高增益有源区，以及一种具有高增益有源区的VCSEL。本技术采用的技术方案为：一种高增益有源区，包括至少一个量子阱垒层，所述量子阱垒层包括层叠的垒层和阱层，所述垒层包括依次层叠的未掺杂第一垒层、P型掺杂第二垒层和未掺杂第三垒层，所述P型掺杂第二垒层远离所述阱层设置。可选的，所述P型掺杂第二垒层本文档来自技高网...

【技术保护点】
1.一种高增益有源区，包括至少一个量子阱垒层，所述量子阱垒层包括层叠的垒层和阱层，其特征在于，所述垒层包括依次层叠的未掺杂第一垒层、P型掺杂第二垒层和未掺杂第三垒层，所述P型掺杂第二垒层远离所述阱层设置。/n

【技术特征摘要】
1.一种高增益有源区，包括至少一个量子阱垒层，所述量子阱垒层包括层叠的垒层和阱层，其特征在于，所述垒层包括依次层叠的未掺杂第一垒层、P型掺杂第二垒层和未掺杂第三垒层，所述P型掺杂第二垒层远离所述阱层设置。


2.根据权利要求1所述的高增益有源区，其特征在于，所述P型掺杂第二垒层包括依次层叠的低掺第一子层、高掺第二子层和低掺第三子层。


3.根据权利要求1所述的高增益有源区，其特征在于，所述量子阱垒层的数量为1-5个。


4.根据权利要求1所述的高增益有源区，其特征在于，所述量子阱垒层的数量为3个。


5.根据权利要求1所述的高增益有源区，其特征在于，所述量子阱垒层的数量为多个。


6.根据权利要求1所述的高增益有源区，其特征在于，所述垒层为AlGaAs垒层，所述未掺杂第一垒层、P型掺杂第二垒层和未掺杂第三垒层的厚度分别为1-5nm。
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【专利技术属性】
技术研发人员：田宇，杜石磊，韩效亚，吴真龙，
申请(专利权)人：厦门乾照半导体科技有限公司，
类型：新型
国别省市：福建;35