3D存储器件及其制造方法技术

公开了一种3D存储器件及其制造方法。器件包括：半导体衬底；位于所述半导体衬底之上的叠层结构；贯穿所述叠层结构的多个沟道柱和多个虚拟沟道柱；以及多个第一外延结构和多个第二外延结构，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第二外延结构与所述底部选择栅极完全隔离。本申请的3D存储器件，设置多个与底部选择栅极完全隔离的凸起结构，虚拟沟道柱位于多个凸起结构上，因而避免了虚拟沟道柱与底部选择栅极之间的漏电情况，而且在形成虚拟沟道孔时不容易出现蚀刻不到位的情况，提高了器件的良率和可靠性。

3D memory device and its manufacturing method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，特别涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。现有技术中，在制造3D存储器件时，在对沟道柱底部的ONOP(氧化物-氮化物-氧化物-多晶硅)结构进行蚀刻时，往往采用单步骤的方法直接去除位于外延结构表面的ONOP结构，由于沟道柱的变形或翘曲等原因，会导致外延结构蚀刻不均匀，进而导致台阶区的虚拟沟道柱底部具有缺陷的外延结构与底部选择栅(BottomSelectGate,BSG)之间出现电流泄露等性能问题。另外，由于台阶区和核心区的的半导体结构的密度存在差异，因此在形成沟道孔和/或虚拟沟道孔，尤其是虚拟沟道孔时容易出现虚假蚀刻的现象。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件及其制造方法，通过去除台阶区域与虚拟沟道柱对应的底部选择栅极牺牲层，使得在形成虚拟沟道柱后，虚拟沟道柱底部的第二外延结构与底部选择栅极完全隔离，即使虚拟沟道柱底部的第二外延结构蚀刻不均匀，具有缺陷的第二外延结构与底部选择栅极之间也不会出现漏电情况，提高了3D存储器件的良率和可靠性。根据本专利技术的一方面，提供一种3D存储器件，包括：半导体衬底，所述半导体衬底具有多个凸起结构；位于所述半导体衬底之上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱和多个虚拟沟道柱，所述多个虚拟沟道柱与所述多个凸起结构对应；以及多个第一外延结构和多个第二外延结构，所述多个第一外延结构分别位于所述多个沟道柱底部，所述多个第二外延结构分别位于所述多个虚拟沟道柱底部，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第二外延结构与所述底部选择栅极完全隔离。优选地，所述多个凸起结构与所述底部选择栅极之间由所述层间绝缘层隔开，使得所述虚拟沟道柱的第二外延结构与底部选择栅完全隔离。优选地，所述底部选择栅极的上表面不高于所述多个凸起结构的上表面。优选地，所述多个凸起结构的形状包括圆台状。优选地，所述半导体衬底包括核心区域和台阶区域。优选地，所述沟道柱位于所述核心区域，所述虚拟沟道柱位于所述核心区域和/或所述台阶区域。优选地，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个虚拟沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接。优选地，所述沟道柱和/或所述虚拟沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。优选地，所述沟道柱和/或所述虚拟沟道柱还包括绝缘芯部。根据本专利技术的另一方面，提供一种3D存储器件的制造方法，包括：在半导体衬底上形成绝缘叠层结构，所述半导体衬底上具有多个凸起结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个沟道孔和多个虚拟沟道孔，所述多个虚拟沟道孔的位置与所述多个凸起结构的位置相对应；形成位于所述多个沟道孔底部的多个第一外延结构和位于所述多个虚拟沟道孔底部的多个第二外延结构；在所述多个沟道孔中形成沟道柱和在所述多个虚拟沟道孔中形成虚拟沟道柱；以及将所述绝缘叠层结构置换为栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第二外延结构与所述底部选择栅极完全隔离。优选地，所述多个凸起结构与所述底部选择栅极之间由所述层间绝缘层隔开，使得所述虚拟沟道柱的第二外延结构与底部选择栅完全隔离。优选地，在形成所述绝缘叠层结构的步骤之前，还包括：在所述半导体衬底上形成多个凸起结构。优选地，在所述半导体衬底上形成多个凸起结构的步骤包括：在所述半导体衬底的表面形成图案化的掩膜；蚀刻所述半导体衬底，形成所述多个凸起结构。优选地，所述底部选择栅极的上表面不高于所述多个凸起结构的上表面。优选地，所述多个凸起结构的形状包括圆台状。优选地，所述半导体衬底包括核心区域和台阶区域。优选地，所述沟道柱位于所述核心区域中，所述虚拟沟道柱位于所述核心区域和/或所述台阶区域中。优选地，所述在半导体衬底上形成绝缘叠层结构的步骤包括：所述在半导体衬底上形成绝缘叠层结构的步骤包括：在所述半导体衬底的表面依次沉积第一绝缘层和第一牺牲层，形成半导体结构；对所述半导体结构的表面进行平坦化处理，露出所述多个凸起结构的表面；交替沉积第二绝缘层和第二牺牲层，其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。优选地，所述对半导体结构的表面进行平坦化处理和所述交替沉积第二绝缘层和第二牺牲层的步骤之间，还包括：采用湿法蚀刻去除部分所述第一牺牲层，使得所述多个凸起结构的上表面不低于所述第一牺牲层的上表面。优选地，还包括：将所述第一牺牲层置换成栅极导体层，形成所述底部选择栅极。本专利技术提供的3D存储器件及其制造方法，在绝缘叠层结构形成前，去除了位于第二区域中与虚拟沟道孔位置相应区域的第一牺牲层，从而在最终的3D存储器件中，沟道柱底部的第一外延结构与底部选择栅极邻接，虚拟沟道柱底部的第二外延结构与底部选择栅极完全隔离，从根本上避免了底部选择栅极与第二外延结构连通而导致的电流泄漏的问题，从而提高了3D存储器件的良率和可靠性。本专利技术提供的3D存储器件及其制造方法，对半导体衬底进行蚀刻从而在衬底的第二区域中形成多个凸起结构，后续在第一牺牲层和第一绝缘层形成后，去除了位于第二区域中多个凸起结构表面上方的第一牺牲层和第一绝缘层，从而在形成3D存储器件的过程中，台阶区域的虚拟沟道柱由于减少了第一牺牲层和第一绝缘层，因此在形成虚拟沟道孔时更容易，降低了蚀刻不到位的比例，提高了3D存储器件的良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；图2示出根据本专利技术实施例的3D存储器件的立体视意图；图3a至3g示出本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：/n半导体衬底，所述半导体衬底具有多个凸起结构；/n位于所述半导体衬底之上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；/n贯穿所述栅叠层结构的多个沟道柱和多个虚拟沟道柱，所述多个虚拟沟道柱与所述多个凸起结构对应；以及/n多个第一外延结构和多个第二外延结构，所述多个第一外延结构分别位于所述多个沟道柱底部，所述多个第二外延结构分别位于所述多个虚拟沟道柱底部，/n其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第二外延结构与所述底部选择栅极完全隔离。/n

【技术特征摘要】
1.一种3D存储器件，包括：
半导体衬底，所述半导体衬底具有多个凸起结构；
位于所述半导体衬底之上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
贯穿所述栅叠层结构的多个沟道柱和多个虚拟沟道柱，所述多个虚拟沟道柱与所述多个凸起结构对应；以及
多个第一外延结构和多个第二外延结构，所述多个第一外延结构分别位于所述多个沟道柱底部，所述多个第二外延结构分别位于所述多个虚拟沟道柱底部，
其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第二外延结构与所述底部选择栅极完全隔离。


2.根据权利要求1所述的3D存储器件，其中，所述多个凸起结构与所述底部选择栅极之间由所述层间绝缘层隔开，使得所述虚拟沟道柱的第二外延结构与所述底部选择栅极完全隔离。


3.根据权利要求1所述的3D存储器件，其中，所述底部选择栅极的上表面不高于所述多个凸起结构的上表面。


4.根据权利要求1所述的3D存储器件，其中，所述多个凸起结构的形状包括圆台状。


5.根据权利要求1所述的3D存储器件，其中，所述半导体衬底包括核心区域和台阶区域。


6.根据权利要求5所述的3D存储器件，其中，所述沟道柱位于所述核心区域，所述虚拟沟道柱位于所述核心区域和/或台阶区域。


7.根据权利要求1所述的3D存储器件，其中，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个虚拟沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接。


8.根据权利要求1所述的3D存储器件，其中，所述沟道柱和/或所述虚拟沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。


9.根据权利要求8所述的3D存储器件，其中，所述沟道柱和/或所述虚拟沟道柱还包括绝缘芯部。


10.一种3D存储器件的制造方法，包括：
在半导体衬底上形成绝缘叠层结构，所述半导体衬底上具有多个凸起结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成贯穿所述绝缘叠层结构的多个沟道孔和多个虚拟沟道孔，所述多个虚拟沟道孔的位置与所述多个凸起结构的位置相对应；
形成位于所述多个沟道孔底部的多个第一外延结构和位于所述多个虚拟沟道孔底部的多个第二外延结...

【专利技术属性】
技术研发人员：肖梦，耿静静，张慧，吴佳佳，王攀，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42