3D存储器件及其制造方法技术

公开了一种3D存储器件及其制造方法。器件包括：半导体衬底；位于所述半导体衬底之上的叠层结构；贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及多个第一外延结构和多个第二外延结构，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。本申请的3D存储器件，第二区域去除了底部选择栅极，避免了假沟道柱与底部选择栅极之间的漏电情况，并且衬底的第一区域低于第二区域，因此在形成假沟道孔时不容易出现蚀刻不到位的情况，提高了器件的良率和可靠性。

3D memory device and its manufacturing method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，特别涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。现有技术中，在制造3D存储器件时，在对沟道柱底部的ONOP(氧化物-氮化物-氧化物-多晶硅)结构进行蚀刻时，往往采用单步骤的方法直接去除位于外延结构表面的ONOP结构，由于沟道柱的变形或翘曲等原因，会导致外延结构蚀刻不均匀，进而导致台阶区的伪沟道柱底部具有缺陷的外延结构与底部选择栅(BottomSelectGate,BSG)之间出现电流泄露等性能问题。另外，由于台阶区和核心区的的半导体结构的密度存在差异，因此在形成沟道孔时容易出现虚假蚀刻的现象。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件及其制造方法，通过去除台阶区的底部选择栅极牺牲层，使得在形成假沟道孔150时更容易，降低了虚假蚀刻或蚀刻不到位的比例，提高了3D存储器件的良率和可靠性。根据本专利技术的一方面，提供一种3D存储器件，包括：半导体衬底；位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。优选地，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。优选地，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。优选地，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。优选地，所述多个第一外延结构和所述多个第二外延结构从所述衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。优选地，所述第二区域没有所述底部选择栅极。优选地，所述沟道柱和/或所述假沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。优选地，所述沟道柱和/或所述假沟道柱还包括绝缘芯部。根据本专利技术的另一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个沟道孔和多个假沟道孔；形成位于所述多个沟道孔底部的多个第一外延结构和多个第二外延结构，所述多个沟道孔分别经相应的所述第一外延结构与所述半导体衬底连接，所述多个假沟道孔分别经相应的所述第二外延结构与所述半导体衬底连接；在所述多个沟道孔中形成沟道柱和在所述多个假沟道孔中形成假沟道柱；以及将所述绝缘叠层结构置换为栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。优选地，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。优选地，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。优选地，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。优选地，形成所述绝缘叠层结构的步骤包括：减薄所述衬底的第一区域；在所述衬底得到表面依次沉积第一绝缘层和第一牺牲层；去除所述第二区域的第一牺牲层；交替沉积第二绝缘层和第二牺牲层，其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。优选地，形成所述绝缘叠层结构的步骤包括：减薄所述衬底的第一区域；在所述衬底得到表面沉积第一绝缘层；遮挡所述第二区域并沉积第一牺牲层；交替沉积第二绝缘层和第二牺牲层，其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。优选地，所述第一牺牲层置换后形成底部选择栅极。优选地，所述第二区域没有所述底部选择栅。优选地，所述多个第一外延结构和所述多个第二外延结构从所述衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。本专利技术提供的3D存储器件及其制造方法，在第一牺牲层形成过程中，去除了位于第二区域，即假沟道孔相应位置的第一牺牲层，从而在3D存储器件中，沟道柱下方相应位置的外延结构与底部选择栅极邻接，假沟道柱下方相应位置的外延结构与底部选择栅极不邻接。在底部选择栅极牺牲层置换成栅极导体的过程中，从根本上避免了出现栅极导体与外延结构连通而导致的电流泄漏的问题，从而提高3D存储器件的良率和可靠性。本专利技术提供的3D存储器件及其制造方法，减薄了第一区域的衬底，同时在第一牺牲层形成过程中，去除了位于第二区域的第一牺牲层，从而在形成3D存储器件的过程中，台阶区域由于减少了一层第一牺牲层，因此在形成假沟道孔时更容易，降低了虚假蚀刻或蚀刻不到位的比例，提高了3D存储器件的良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；图2示出根据本专利技术实施例的3D存储器件的立体视意图；图3a至3g示出本专利技术实施例的3D存储器件制造方法的各个阶段的截面图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：/n半导体衬底；/n位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；/n贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及/n多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，/n其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。/n

【技术特征摘要】
1.一种3D存储器件，包括：
半导体衬底；
位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及
多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，
其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。


2.根据权利要求1所述的3D存储器件，其中，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。


3.根据权利要求2所述的3D存储器件，其中，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。


4.根据权利要求3所述的3D存储器件，其中，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。


5.根据权利要求1所述的3D存储器件，其中，所述多个第一外延结构和所述多个第二外延结构从所述衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。


6.根据权利要求2所述的3D存储器件，其中，所述第二区域没有所述底部选择栅极。


7.根据权利要求1所述的3D存储器件，其中，所述沟道柱和/或所述假沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。


8.根据权利要求7所述的3D存储器件，其中，所述沟道柱和/或所述假沟道柱还包括绝缘芯部。


9.一种3D存储器件的制造方法，包括：
在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成贯穿所述绝缘叠层结构的多个沟道孔和多个假沟道孔；
形成位于所述多个沟道孔底部的多个第一外延结构和多个第二外延结构，所述多个沟道孔分别经相应的所述第一外延结构与所述半导体衬底连接，所述...

【专利技术属性】
技术研发人员：肖梦，耿静静，王攀，吴佳佳，王香凝，张慧，刘新鑫，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42