3D存储器件及其制造方法技术

公开了一种3D存储器件及其制造方法，包括衬底；位于所述衬底上方的第一栅叠层结构和第二栅叠层结构；贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱；以及位于栅线缝隙中的源极导电通道，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。本申请的3D存储器件的源极导电通道中不连续的第一导电通道降低了底部受到的应力，防止了因应力过大导致的源极导电通道的倾斜和塌缩，提高了3D存储器件的良率和可靠性。

3D memory device and its manufacturing method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，特别涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用单沟道组(SingleChannelholeFormation，SCF)结构形成具有存储功能的存储单元串。在一些3D存储器件中，栅线缝隙(GLS)用于电隔离存储单元的栅极导体(即，3D存储器件的字线WL)和栅线缝隙中的触点(例如，用于阵列共源极扇出的源极导电通道)。当沿着垂直方向堆叠的存储单元较多时，一般采用双层结构的沟道柱，但是位于栅线缝隙中的源极导电通道孔仍是通过一步法蚀刻形成。由于存储器件核心区域和台阶区域的密度不同，且垂直方向堆叠的存储单元过多，容易使得栅线缝隙在核心区域和台阶区域的过渡区域由于应力变化形成锯齿状不规则的边缘，进而导致WL-WL和或WL-ACS之间的电泄露，降低器件得到可靠性。另外，过多的存储单元也使得在形成栅线缝隙时由于应力作用导致出现倾斜、坍塌等情况，使得存储器件的特征尺寸(CD)出现问题，进而导致对准校验(OVL)等出现偏差。>期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件及其制造方法，通过两步形成栅线缝隙，并在栅线缝隙中形成源极导电通道，该源极导电通道包括下半部分断开的第一导电通道和上半部分连接的第二导电通道，从而降低由于3D存储器件中垂直方向堆叠的存储单元过多，应力过大导致的问题，提高了3D存储器件的良率和可靠性。根据本专利技术的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的第一栅叠层结构和位于所述第一栅叠层结构上方第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱，所述沟道柱的底部包括外延结构；以及位于栅线缝隙中的源极导电通道，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。优选地，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。优选地，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构之间通过绝缘层彼此绝缘。优选地，所述不连续的第一导电通道由所述绝缘层隔开。优选地，所述源极导电通道还包括位于所述第二导电通道上方的导电层。优选地，所述沟道柱包括贯穿第一绝缘叠层结构的第一沟道柱和贯穿所述第二绝缘叠层结构的第二沟道柱。优选地，所述源极导电通道底部的衬底中，还包括公共源区。根据本专利技术的另一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成第一绝缘叠层结构；在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙；在所述第一绝缘叠层结构上方形成第二绝缘叠层结构，所述第一绝缘叠层结构和所述第二绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；在所述第二绝缘叠层结构中形成第二沟道孔和第二栅线缝隙，所述第二沟道孔与所述第一沟道孔连通，所述第二栅线缝隙与所述第一栅线缝隙连通；经由所述第一栅线缝隙和所述第二栅线缝隙将所述第一绝缘叠层结构和所述第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构；以及在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道，所述源极导电通道通过绝缘层与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。优选地，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。优选地，在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道的步骤包括：在所述第一栅线缝隙中沉积导电材料；在所述导电材料中形成通道孔，所述通道孔延伸到所述衬底表面；在所述通道孔中沉积绝缘材料，所述绝缘材料隔开所述导电材料，形成不连续的第一导电通道；在所述第二栅线缝隙中沉积导电材料，形成第二导电通道。优选地，所述源极导电通道还包括位于所述第二导电通道上方的导电层。优选地，在所述形成多个第一沟道孔和第一栅线缝隙与形成第二绝缘叠层结构的步骤之间，还包括：在多个所述的第一沟道孔和第一栅线缝隙中填充牺牲层。优选地，在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙与在多个所述第一沟道孔和第一栅线缝隙中填充牺牲层的步骤之间，还包括：在所述第一栅线缝隙的底部形成氧化层；在所述第一沟道孔的底部形成外延结构和外延介质层。优选地，在所述第二绝缘叠层结构中形成第二沟道孔和形成第二栅线缝隙的步骤之间，还包括：去除所述第一沟道孔中的牺牲层；在所述第一沟道孔和所述第二沟道孔中形成沟道柱。优选地，在所述第二绝缘叠层结构中形成第二栅线缝隙和将所述第一绝缘叠层结构和第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构的步骤之间，还包括：去除所述第一栅线缝隙中的牺牲层。优选地，在形成第一栅叠层结构和第二栅叠层结构与在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道的步骤之间，还包括：在所述栅线缝隙底部的所述衬底中，形成公共源区。优选地，在多个所述第一沟道孔和第一栅线缝隙中填充牺牲层与在所述第一绝缘叠层结构上方形成第二绝缘叠层结构的步骤之间，还包括：在所述第一绝缘叠层结构的表面形成蚀刻停止层。本申请的3D存储器件，源极导电通道包括非连续的第一导电通道和连续的第二导电通道，非连续的第一导电通道降低了栅线缝隙底部中对导电通道的应力，进而降低源极导电通道倾斜和塌缩的几率，提高器件的良率和可靠性，连续的第二导电通道使得源极导电通道只需一个布线层，降低了工艺的复杂性。本申请的3D存储器件，在形成第一绝缘叠层结构后形成第一栅线缝隙，在形成第二绝缘叠层结构后形成第二栅线缝隙，将原本一步形成的栅线缝隙通过两步形成，由于降低了栅线缝隙形成时绝缘叠层结构的厚度，从而避免了因堆叠的存储单元过多而造成的在应力变化较为明显的区域出现的蚀刻缺陷问题，提高了器件的良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：/n衬底；/n位于所述衬底上方的第一栅叠层结构和位于所述第一栅叠层结构上方第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；/n贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱，所述沟道柱的底部包括外延结构；以及/n位于栅线缝隙中的源极导电通道，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，/n其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通道在沿所述衬底表面的方向上连续且与所述第一导电通道连接。/n

【技术特征摘要】
1.一种3D存储器件，包括：
衬底；
位于所述衬底上方的第一栅叠层结构和位于所述第一栅叠层结构上方第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱，所述沟道柱的底部包括外延结构；以及
位于栅线缝隙中的源极导电通道，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，
其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通道在沿所述衬底表面的方向上连续且与所述第一导电通道连接。


2.根据权利要求1所述的3D存储器件，其中，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。


3.根据权利要求1所述的3D存储器件，其中，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构之间通过绝缘层彼此绝缘。


4.根据权利要求3所述的3D存储器件，其中，所述不连续的第一导电通道由所述绝缘层隔开。


5.根据权利要求1所述的3D存储器件，其中，所述源极导电通道还包括位于所述第二导电通道上方的导电层。


6.根据权利要求1所述的3D存储器件，其中，所述沟道柱包括贯穿第一绝缘叠层结构的第一沟道柱和贯穿所述第二绝缘叠层结构的第二沟道柱。


7.根据权利要求1所述的3D存储器件，其中，所述源极导电通道底部的衬底中，还包括公共源区。


8.一种3D存储器件的制造方法，包括：
在衬底上形成第一绝缘叠层结构；
在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙；
在所述第一绝缘叠层结构上方形成第二绝缘叠层结构，所述第一绝缘叠层结构和所述第二绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
在所述第二绝缘叠层结构中形成第二沟道孔和第二栅线缝隙，所述第二沟道孔与所述第一沟道孔连通，所述第二栅线缝隙与所述第一栅线缝隙连通；
经由所述第一栅线缝隙和所述第二栅线缝隙将所述第一绝缘叠层结构和所述第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构；以及
在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道，所述源极导电通道通过绝缘层与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，
其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构...

【专利技术属性】
技术研发人员：张璐，吴智鹏，韩凯，杨川，许波，殷姿，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42