3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上方的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于栅叠层结构底部的栅极导体提供底部选择栅极；多个沟道柱，分别贯穿栅叠层结构且被划分为多组，每组包括相邻的多个沟道柱；以及至少一个隔离结构，分别位于相邻的两组沟道柱之间，底部选择栅极被至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个底部子栅极用于控制与其相邻的一组沟道柱，不同的底部子栅极分别控制不同组的沟道柱。该3D存储器件在相邻两组沟道柱之间形成隔离结构，从而每个底部子栅极可以分别单独控制每一组沟道柱。

3D memory device and its manufacturing method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，更具体地，涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，通常在形成栅叠层结构之后，形成贯穿栅叠层结构的开孔，之后再形成沟道柱，相邻沟道柱的底部连接至共同的栅极导体，即经由同一个选择晶体管控制相邻两个沟道柱，因而无法通过底部的选择晶体管来单独控制某一部分沟道柱。因此，期望对现有技术的3D存储器件进行进一步改进，以解决上述问题。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件及其制造方法，其中，在相邻两组沟道柱之间形成隔离结构，从而每个底部子栅极可以分别单独控制每一组沟道柱。根据本专利技术的第一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；多个沟道柱，分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，不同的所述底部子栅极分别控制不同组的所述沟道柱。优选地，所述隔离结构包括第一隔离层和第一外延层，所述第一外延层位于所述第一隔离层与所述衬底围绕形成的空腔内，所述第一隔离层位于所述底部子栅极和所述第一外延层之间。优选地，所述沟道柱的侧壁包括多个依次围绕芯部的功能层以及位于与各个所述功能层底部邻接的第二外延层，其中，在所述第二外延层与所述底部选择栅极之间具有第二隔离层。优选地，所述第一外延层和所述第二外延层的高度相同。根据本专利技术的第二方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；形成多个沟道柱，所述多个沟道柱分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及形成至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，不同的所述底部子栅极分别控制不同组的所述沟道柱。优选地，形成所述隔离结构的方法包括：在形成与所述底部选择栅极对应的牺牲层之后，形成贯穿所述牺牲层的至少一个隔离槽，所述至少一个隔离槽将所述底部选择栅极划分为相互隔离的所述多个底部子栅极；形成位于所述隔离槽侧壁的第一隔离层；以及形成位于所述第一隔离层与所述衬底围绕形成的空腔内的第一外延层。优选地，形成所述沟道柱的方法包括：在形成与所述底部选择栅极对应的牺牲层之后，形成贯穿所述牺牲层的开口，所述开口位于所述隔离槽的两侧；形成位于所述开口侧壁的第二隔离层；形成位于所述第二隔离层与所述衬底围绕形成的空腔内的第二外延层；在形成绝缘叠层结构之后，形成贯穿所述绝缘叠层结构的开孔，所述开孔的位置与所述开口的位置一一对应；以及在所述开孔的侧壁形成多个依次围绕芯部的功能层。优选地，所述隔离槽和所开口形成于第一工艺步骤；所述第一隔离层和所述第二隔离层形成于第二工艺步骤；所述第一外延层和所述第二外延层形成于第三工艺步骤。优选地，所述第一外延层的高度小于所述第一隔离层的高度，所述第二外延层的高度小于所述第二隔离层的高度，在形成所述第一外延层和所述第二外延层之后，还包括：对位于所述牺牲层表面的所述层间绝缘层进行平坦化处理，直至所述第一外延层、所述第二外延层的暴露表面与所述层间绝缘层平齐。优选地，在形成所述沟道柱之后，还包括：形成贯穿所述绝缘叠层结构的栅线缝隙；以及利用所述栅线缝隙将所述绝缘叠层结构替换为所述栅叠层结构，其中，所述栅线缝隙将所述栅叠层结构划分为多个子栅叠层结构，每个所述子栅叠层结构包括多组所述沟道柱。本专利技术提供的3D存储器件及其制造方法，在相邻两组沟道柱之间形成隔离结构，以将相邻两组沟道柱之间的底部选择栅极电隔离为两部分，从而每个底部子栅极可以分别单独控制每一组沟道柱；进一步地，本专利技术实施例形成栅叠层结构完成之前，在形成隔离结构的同时形成外延层，从而降低形成外延层的工艺难度，提高外延层的可控性和品质。进一步地，在隔离槽和开口中形成了隔离层及其内部的外延层，可以同时形成隔离结构和沟道柱底部的外延层，其中，位于隔离槽侧壁的隔离层可以将栅极导体电隔离，并可以作为蚀刻的停止层，以保护其内部的外延层不受损伤，避免外延层与栅极导体形成电连接；位于开口中的隔离层可以作为栅极线回路中的栅极线氧化层，省去了后续步骤中的对外延层进行部分氧化的步骤，并且使得栅极线氧化层的厚度更容易控制。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2示出根据本专利技术实施例的3D存储器件的透视图。图3a至3h示出根据本专利技术实施例的3D存储器件制造方法的各个阶段的截面图；图4示出了根据本专利技术实施例的3D存储器件制造方法的一个或多个阶段的截面图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，本文档来自技高网...

【技术保护点】
1.一种3D存储器件，其特征在于，包括：/n衬底；/n位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；/n多个沟道柱，分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及/n至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，/n其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱。/n

【技术特征摘要】
1.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；
多个沟道柱，分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及
至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，
其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱。


2.根据权利要求2所述的3D存储器件，其特征在于，所述隔离结构包括第一隔离层和第一外延层，所述第一外延层位于所述第一隔离层与所述衬底围绕形成的空腔内，所述第一隔离层位于所述底部子栅极和所述第一外延层之间。


3.根据权利要求2所述的3D存储器件，其特征在于，所述沟道柱的侧壁包括多个依次围绕芯部的功能层以及位于与各个所述功能层底部邻接的第二外延层，
其中，在所述第二外延层与所述底部选择栅极之间具有第二隔离层。


4.根据权利要求3所述的3D存储器件，其特征在于，所述第一外延层和所述第二外延层的高度相同。


5.一种3D存储器件的制造方法，其特征在于，包括：
形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；
形成多个沟道柱，所述多个沟道柱分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及
形成至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，
其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱。


6.根据权利要求5所述的制造方法，其特征在于...

【专利技术属性】
技术研发人员：王攀，耿静静，王香凝，吴佳佳，张慧，肖梦，刘新鑫，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42