记忆体元件及其制造方法技术

技术编号：24333022 阅读：71 留言：0更新日期：2020-05-29 20:40

一种记忆体元件及其制造方法。记忆体元件包含基板、晶体管及记忆体单元。基板包含单元区域及逻辑区域。晶体管在逻辑区域之上且包含第一金属栅极堆叠。记忆体单元在单元区域之上且包含抹除栅极。抹除栅极为金属栅极堆叠。

Memory component and its manufacturing method

全部详细技术资料下载

【技术实现步骤摘要】
记忆体元件及其制造方法
本揭露是关于一种记忆体元件及其制造方法。
技术介绍
半导体集成电路(IC)行业在过去几十年中已经历了指数式增长。在IC演进过程中，功能密度(亦即，单位元晶片面积的互连元件的数目)实质增大，而几何形状尺寸(亦即，可使用制造制程形成的最小元件(或接线))已减小。在一些IC设计中，随着技术节点缩小而实施的一个进步在于以金属栅电极替代多晶硅栅电极，以便减小特征尺寸的同时提高元件效能。超级快闪技术使得设计人员能够经由使用分离栅极快闪记忆体单元来产生具有成本效益及高效能的可程序化晶片上系统(systemonchip，SOC)解决方案。第三代嵌入式超级快闪记忆体(thethirdgenerationembeddedsuper-flashmemory，ESF3)的积极扩展使得能够设计具有高记忆体阵列密度的快闪记忆体。
技术实现思路
根据一些实施例，一种记忆体元件包含基板、晶体管及记忆体单元。基板包含单元区域及逻辑区域。晶体管在逻辑区域之上且包含第一金属栅极堆叠。记忆体单元在单元区域之上且包含抹除栅极。抹除栅极为金属栅极堆叠。根据一些实施例，一种用于形成记忆体元件的方法包含在基板的单元区域之上形成记忆体单元。记忆体单元包含虚设抹除栅极。在基板的逻辑区域之上形成晶体管。晶体管包含虚设栅极堆叠。移除虚设抹除栅极以在基板之上形成第一开口。移除虚设栅极堆叠以在基板之上形成第二开口。同时在第一开口中形成第一金属栅极堆叠及在第二开口中形成第二金属栅极堆叠。根据一些实施例，一种用于...

【技术保护点】
1.一种记忆体元件，其特征在于，包含：/n一基板，该基板包含一单元区域及一逻辑区域；/n一晶体管，该晶体管在该逻辑区域之上且包含一第一金属栅极堆叠；以及/n一记忆体单元，该记忆体单元在该单元区域之上且包含一抹除栅极，其中该抹除栅极为一金属栅极堆叠。/n

【技术特征摘要】
20181121 US 62/770,669;20190926 US 16/584,7101.一种记忆体元件，其特征在于，包含：
一基板，该基板包含一单元区域及一逻辑区域；
一晶体管，该晶体管在该逻辑区域之上且包含一第一金属栅极堆叠；以及
一记忆体单元，该记忆体单元在该单元区域之上且包含一抹除栅极，其中该抹除栅极为一金属栅极堆叠。

2.根据权利要求1所述的记忆体元件，其特征在于，该抹除栅极的该金属栅极堆叠包含：
一高k介电层；
一阻障层，该阻障层在该高k介电层之上；以及
一功函数层，该功函数层在该阻障层之上。

3.根据权利要求2所述的记忆体元件，其特征在于，该记忆体单元还包含在该抹除栅极下方的一共同源极介电层，该共同源极介电层包含一侧壁部分及一底部部分，且该抹除栅极的该高k介电层与该共同源极介电层的该侧壁部分及该底部部分接触。

4.根据权利要求3所述的记忆体元件，其特征在于，该高k介电层的与该共同源极介电层的该底部部分接触的一部分弯曲。

5.根据权利要求4所述的记忆体元件，其特征在于，该阻障层的与该高k介电层的该部分接触的一部分弯曲。

6.根据权利要求2所述的记忆体元件，其特征在于，该...

【专利技术属性】
技术研发人员：吴伟成，张健宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71

全部详细技术资料下载我是这个专利的主人