半导体结构、三维存储器及制备方法技术

本发明专利技术提供一种半导体结构、三维存储器及各自的制备方法，半导体结构的制备方法包括：提供半导体衬底，于半导体衬底上形成叠层结构，叠层结构包括沿X方向划分的存储区及连接区，连接区至少包括第一连接分区及第二连接分区，对第一连接分区的叠层结构进行预设层级数的预设刻蚀，再对第一连接分区剩余的叠层结构进行同步刻蚀，对第二连接分区的叠层结构进行同步刻蚀，得到待形成台阶。本法发明专利技术采用预设刻蚀(chop)以及同步刻蚀(trim and etch)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合X方向及Y方向的刻蚀实现了需要台阶的制备，切断了Y方向上阶梯的连续性，改善了材料的应力和膨胀，提高了器件的稳定性。

Semiconductor structure, three-dimensional memory and preparation method

【技术实现步骤摘要】
半导体结构、三维存储器及制备方法
本专利技术属于集成电路制造领域，特别涉及一种半导体结构、三维存储器及制备方法。
技术介绍
快闪存储器(FlashMemory，简称闪存)是一种非易失性存储器(Non-VolatileMemory，简称NVM)，也就是说当电源关掉，它所存储的数据不会消失。与之对应，动态随机存取存储器(DynamicRandomAccessMemory，简称DRAM)、静态随机存取存储器(StaticRandomAccessMemory，简称SRAM)则是易失性存储器(VolatileMemory，VM)，电源关掉，所存储的数据会消失。闪存存储单元(MemoryCell)结构的不同区分为NORFlash及NANDFlash二种，NORFlash具有较快的读取速度，但写入及擦除则较慢，其容量也远小于NANDFlash，但NORFlash可存取至任何选定的字节。一般IC内之嵌入式闪存(EmbeddedFlash)均为NORFlash，主要用于存储行动装置及计算机内之启动、应用程序、操作系统和就地执行(eXecute-in-Place，XIP)的代码。NORFlash存储单元大小比NANDFlash大很多，也由于存储单元的结构，NORFlash在本质上比NANDFlash可靠。NANDFlash的读取速度稍慢，但写入及擦除则相对较NORFlash快很多，IC容量可达128GB以上，但它无法存取至特定的字节，而是以小块(Page)方式处理数据。NANDFlash通常被用来作为大量数据存储器，现在市面上GB(Gigabyte)级的U盘(USBFlashDrive)及SSD固态硬盘(SolidStateDrive/Disk)均使用NANDFlash。然而，现有台阶分布在阵列区的单边，且多为长台阶(longstaircase)，呈依次递增或递减，台阶往往做不同分区(两、三四分区)，例如，可以是沿某一方向(如X方向)三分区且递增，沿另一方向(如Y方向)连续的台阶，X方向和Y方向垂直。一般的，台阶形成后，进行氧化物填充和化学机械研磨，例如，由于台阶在Y方向连续，所以填充物也是连续的。填充氧化物与台阶为不同材料，在相同热处理下，形变不一致，导致的应力和膨胀的差异，使得器件的核心区(core)和台阶区(Stair-Step，简称SS)结构性能恶化，甚至失效。因此，如何提供一种半导体结构、三维存储器及制备方法以解决现有技术中的上述问题实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体结构、三维存储器及各自的制备方法，用于解决现有技术中台阶制备工艺难度大且由于应力和膨胀等导致器件结构性能恶化，甚至失效等问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体结构的制备方法，所述制备方法包括如下步骤：提供半导体衬底，并于所述半导体衬底所在的平面内定义相互垂直的X方向及Y方向，于垂直于所述半导体衬底所在的平面的方向上定义Z方向；于所述半导体衬底上形成叠层结构，所述叠层结构包括若干个沿所述Z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述X方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；对所述叠层结构位于所述第一连接分区的部分进行预设层级数的预设刻蚀，刻蚀后所述第一连接分区剩余的所述叠层结构包括沿所述X方向依次划分的第一刻蚀区及第二刻蚀区，刻蚀所述叠层结构位于所述第一刻蚀区的部分，使所述第一刻蚀区的底面比所述第二刻蚀区的底面低至少一个层级，其中，一个层级包括一个所述叠层材料单元，同步刻蚀所述叠层结构位于所述第一刻蚀区及所述第二刻蚀区的部分，形成位于所述第一刻蚀区的第一阶梯结构及位于所述第二刻蚀区的第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，且相邻级数的所述第一引出台阶之间相差S个所述层级，S大于等于1所述第二连接分区包括沿所述X方向依次划分的第三刻蚀区及第四刻蚀区，刻蚀所述叠层结构位于所述第三刻蚀区的部分，使所述第三刻蚀区的底面比所述第四刻蚀区的底面低至少一个层级，同步刻蚀所述叠层结构位于所述第三刻蚀区及所述第四刻蚀区的部分，形成位于所述第三刻蚀区的第三阶梯结构及位于所述第四刻蚀区的第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述S个所述层级，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数。可选地，所述连接区还包括第三连接分区至第N连接分区，N为大于三的整数，对所述叠层结构位于所述第三连接分区至所述第N连接分区的部分分别进行预设层级数的预设刻蚀，得到若干个连续的不同级数的第三引出台阶至若干个连续的不同级数的第N引出台阶，且各连接分区的预设刻蚀的预设层级数不同，与所述第一连接分区的预设刻蚀的预设层级数也不同，且所述第一引出台阶至所述第N引出台阶的级数之和等于所述待形成台阶的级数，且对于每一组引出台阶，在其他组引出台阶中，存在一组引出台阶中的最低级台阶与该组引出台阶中的最高级台阶相差所述S个层级，且存在另外一组引出台阶中的最高级台阶与该组引出台阶中的最低级台阶之间相差所述S个层级。可选地，各组引出台阶的级数与对应连接分区的预设刻蚀的预设层级数之和等于所述待形成台阶的级数，且所述第一引出台阶的级数至所述第N引出台阶的级数均相等。可选地，形成所述第一阶梯结构及所述第二阶梯结构的步骤包括：a)于所述第一连接分区上形成具有开口的掩膜层，所述开口将所述掩膜层划分为位于所述第一刻蚀区上的第一掩膜及位于所述第二刻蚀区上的第二掩膜，且所述开口显露所述第一刻蚀区靠近所述第二刻蚀区的边缘的预设距离；b)基于所述掩膜层对所述第一连接分区进行刻蚀，以于所述第一刻蚀区形成第一台阶，其中，刻蚀深度为M个层级，M为大于等于1的整数；c)对所述第二掩膜进行修整，使所述第二掩膜自靠近所述第一掩膜的一侧向远离所述第一掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述M个层级，以于所述第二刻蚀区形成第二台阶，且所述第一台阶下降所述M个层级；d)对所述第一掩膜进行修整，使所述第一掩膜自靠近所述第二掩膜的一侧向远离所述第二掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述M个层级，以于所述第一刻蚀区形成第三台阶，且所述第一台阶及所述第二台阶均下降所述M个层级；e)重复步骤c)至步骤d)至少一次，使台阶级数增多。可选地，所述存储区包括第一存储分区及第二存储分区，且所述第一存储分区、所述连接区及所述第二存储分区依次设置。可选地，所述连接区包括第一部分及第二部分，且所述第一部分、所述存储区及所述第二部分依次设置，其中，所述第一部分至少包括所述第一连接分区，所述第二部分本文档来自技高网...

【技术保护点】
1.一种半导体结构的制备方法，其特征在于，所述制备方法包括如下步骤：/n提供半导体衬底，并于所述半导体衬底所在的平面内定义相互垂直的X方向及Y方向，于垂直于所述半导体衬底所在的平面的方向上定义Z方向；/n于所述半导体衬底上形成叠层结构，所述叠层结构包括若干个沿所述Z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述X方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；/n对所述叠层结构位于所述第一连接分区的部分进行预设层级数的预设刻蚀，刻蚀后所述第一连接分区剩余的所述叠层结构包括沿所述X方向依次划分的第一刻蚀区及第二刻蚀区，刻蚀所述叠层结构位于所述第一刻蚀区的部分，使所述第一刻蚀区的底面比所述第二刻蚀区的底面低至少一个层级，其中，一个层级包括一个所述叠层材料单元，同步刻蚀所述叠层结构位于所述第一刻蚀区及所述第二刻蚀区的部分，形成位于所述第一刻蚀区的第一阶梯结构及位于所述第二刻蚀区的第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，且相邻级数的所述第一引出台阶之间相差S个所述层级，S大于等于1；/n所述第二连接分区包括沿所述X方向依次划分的第三刻蚀区及第四刻蚀区，刻蚀所述叠层结构位于所述第三刻蚀区的部分，使所述第三刻蚀区的底面比所述第四刻蚀区的底面低至少一个层级，同步刻蚀所述叠层结构位于所述第三刻蚀区及所述第四刻蚀区的部分，形成位于所述第三刻蚀区的第三阶梯结构及位于所述第四刻蚀区的第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述S个所述层级，其中，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数。/n...

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体衬底，并于所述半导体衬底所在的平面内定义相互垂直的X方向及Y方向，于垂直于所述半导体衬底所在的平面的方向上定义Z方向；
于所述半导体衬底上形成叠层结构，所述叠层结构包括若干个沿所述Z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述X方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；
对所述叠层结构位于所述第一连接分区的部分进行预设层级数的预设刻蚀，刻蚀后所述第一连接分区剩余的所述叠层结构包括沿所述X方向依次划分的第一刻蚀区及第二刻蚀区，刻蚀所述叠层结构位于所述第一刻蚀区的部分，使所述第一刻蚀区的底面比所述第二刻蚀区的底面低至少一个层级，其中，一个层级包括一个所述叠层材料单元，同步刻蚀所述叠层结构位于所述第一刻蚀区及所述第二刻蚀区的部分，形成位于所述第一刻蚀区的第一阶梯结构及位于所述第二刻蚀区的第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，且相邻级数的所述第一引出台阶之间相差S个所述层级，S大于等于1；
所述第二连接分区包括沿所述X方向依次划分的第三刻蚀区及第四刻蚀区，刻蚀所述叠层结构位于所述第三刻蚀区的部分，使所述第三刻蚀区的底面比所述第四刻蚀区的底面低至少一个层级，同步刻蚀所述叠层结构位于所述第三刻蚀区及所述第四刻蚀区的部分，形成位于所述第三刻蚀区的第三阶梯结构及位于所述第四刻蚀区的第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述S个所述层级，其中，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数。


2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述连接区还包括第三连接分区至第N连接分区，N为大于三的整数，其中，对所述叠层结构位于所述第三连接分区至所述第N连接分区的部分分别进行预设层级数的预设刻蚀，得到若干个连续的不同级数的第三引出台阶至若干个连续的不同级数的第N引出台阶，且各连接分区的预设刻蚀的预设层级数不同，与所述第一连接分区的预设刻蚀的预设层级数也不同，且所述第一引出台阶至所述第N引出台阶的级数之和等于所述待形成台阶的级数。


3.根据权利要求2所述的半导体结构的制备方法，其特征在于，各组引出台阶的级数与对应连接分区的预设刻蚀的预设层级数之和等于所述待形成台阶的级数，且所述第一引出台阶的级数至所述第N引出台阶的级数均相等，且对于每一组引出台阶，在其他组引出台阶中，存在一组引出台阶中的最低级台阶与该组引出台阶中的最高级台阶相差所述S个层级，且存在另外一组引出台阶中的最高级台阶与该组引出台阶中的最低级台阶之间相差所述S个层级。


4.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第一阶梯结构及所述第二阶梯结构的步骤包括：
a)于所述第一连接分区上形成具有开口的掩膜层，所述开口将所述掩膜层划分为位于所述第一刻蚀区上的第一掩膜及位于所述第二刻蚀区上的第二掩膜，且所述开口显露所述第一刻蚀区靠近所述第二刻蚀区的边缘的预设距离；
b)基于所述掩膜层对所述第一连接分区进行刻蚀，以于所述第一刻蚀区形成第一台阶，其中，刻蚀深度为M个层级，M为大于等于1的整数；
c)对所述第二掩膜进行修整，使所述第二掩膜自靠近所述第一掩膜的一侧向远离所述第一掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述M个层级，以于所述第二刻蚀区形成第二台阶，且所述第一台阶下降所述M个层级；
d)对所述第一掩膜进行修整，使所述第一掩膜自靠近所述第二掩膜的一侧向远离所述第二掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述M个层级，以于所述第一刻蚀区形成第三台阶，且所述第一台阶及所述第二台阶均下降所述M个层级；
e)重复步骤c)至步骤d)至少一次，使台阶级数增多。


5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述存储区包括第一存储分区及第二存储分区，且所述第一存储分区、所述连接区及所述第二存储分区依次设置。


6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述连接区包括第一部分及第二部分，且所述第一部分、所述存储区及所述第二部分依次设置，其中，所述第一部分至少包括所述第一连接分区，所述第二部分至少包括所述第二连接分区。


7.根据权利要求1-6中任意一项所述的半导体结构的制备方法，其特征在于，对所述连接区沿所述X方向至少划分为第一部分及第二部分，沿所Y方向划分为对称的第一辅助区及第二辅助区，所述第一部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第一连接分区，所述第二部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第二连接分区，且沿所述Y方向上与所述第一连接分区相对陈的部分构成第一连接辅助区，沿所述Y方向上与所述第二连接分区相对陈的部分构成第二连接辅助区，对所述第一连接分区进行所述预设刻蚀之后且在对所述第一连接分区及所述第二连接分区进行所述X方向的刻蚀之前还包括步骤：
沿所述Y方向上至少对所述叠层结构位于所述第一辅助区及所述第二辅助区与所述第一部分及所述第二部分交叠的部分进行同步刻蚀，形成位于所述第一辅助区的第一辅助阶梯结构及位于所述第二辅助区的第二辅助阶梯结构，所述第一辅助阶梯结构自中心向外逐步降低，所述第二辅助阶梯结构自中心向外逐步降低。


8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第一辅助阶梯结构及所述第二辅助阶梯结构的级数相等，且与所述第一刻蚀区的底面比所述第二刻蚀区的底面所低的层级数以及所述第三刻蚀区的底面比所述第四刻蚀区的底面所低的层级数均相等；所述叠层材料单元...

【专利技术属性】
技术研发人员：孙中旺，苏睿，周文犀，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42