一种快闪存储器制造技术

一种快闪存储器，包括双向I/O接口(10)、处理单元(20)以及存储单元(30)；处理单元(20)分别与双向I/O接口(10)和存储单元(30)电性连接；处理单元(20)用于在时钟信号(SCK)的上升沿获取由存储单元(30)输出的已存储数据，得到第一组输出数据，并将该第一组输出数据发送给双向I/O接口(10)由双向I/O接口(10)输出；在时钟信号(SCK)的下降沿获取由存储单元(30)输出的已存储数据并对其进行移位运算处理，得到第二组输出数据，并将该第二组输出数据发送给双向I/O接口(10)由双向I/O接口(10)输出。本发明专利技术的快闪存储器设计新颖，实用性强。

A flash memory

【技术实现步骤摘要】
一种快闪存储器
本专利技术涉及电路领域，尤其涉及一种快闪存储器。
技术介绍
串行接口快闪存储器是常用的一种数据存储元器件，但其所有的操作比如指令、地址、数据都是串行输入输出，导致数据传输速率慢，在读操作时尤甚。为了提高数据的传输速率，现有技术通常在提高传输时钟的频率与多管脚复用上进行改进，前一种方案具体为：采用内部高速时钟对外部传输时钟的上升沿和下降沿分别采样，并以此作为内部时钟信号或控制信号来进行数据的传输，用以达到外部传输时钟两倍的传输速率；后一种方案即多管脚复用机制类似于多条线并行传输，可达到传输时钟的两倍甚至是四倍的传输速率；前述两种方案结合，还可以进一步提高存储器的数据传输速率。前述两种方案的不足之处在于由于内部高速时钟的存在，外部时钟存在上限问题，一般当外部时钟频率大于内部高速时钟的四分之一时，内部时钟信号或者控制信号将不会稳定的产生，导致数据无法传输，而且由于内部高速时钟的存在，功耗也会很大。而多管脚复用在某些状态下会有不能使用的问题。
技术实现思路
本专利技术针对上述技术问题，提出一种快闪存储器。...

【技术保护点】
1.一种快闪存储器，其特征在于，包括双向I/O接口(10)、处理单元(20)以及存储单元(30)；处理单元(20)分别与双向I/O接口(10)和存储单元(30)电性连接；/n双向I/O接口(10)用于接收外部的时钟信号(SCK)和输入数据信号，在时钟信号(SCK)的上升沿对输入数据信号采样，得到第一组输入数据；在时钟信号(SCK)的下降沿对输入数据信号采样，得到第二组输入数据；/n存储单元(30)用于存储第一组输入数据和第二组输入数据；还用于输出其已存储数据；/n处理单元(20)用于在时钟信号(SCK)的上升沿获取由存储单元(30)输出的已存储数据，得到第一组输出数据，并将该第一组输出数据发送...

【技术特征摘要】
1.一种快闪存储器，其特征在于，包括双向I/O接口(10)、处理单元(20)以及存储单元(30)；处理单元(20)分别与双向I/O接口(10)和存储单元(30)电性连接；
双向I/O接口(10)用于接收外部的时钟信号(SCK)和输入数据信号，在时钟信号(SCK)的上升沿对输入数据信号采样，得到第一组输入数据；在时钟信号(SCK)的下降沿对输入数据信号采样，得到第二组输入数据；
存储单元(30)用于存储第一组输入数据和第二组输入数据；还用于输出其已存储数据；
处理单元(20)用于在时钟信号(SCK)的上升沿获取由存储单元(30)输出的已存储数据，得到第一组输出数据，并将该第一组输出数据发送给双向I/O接口(10)由双向I/O接口(10)输出；在时钟信号(SCK)的下降沿获取由存储单元(30)输出的已存储数据并对其进行移位运算处理，得到第二组输出数据，并将该第二组输出数据发送给双向I/O接口(10)由双向I/O接口(10)输出。


2.根据权利要求1所述的快闪存储器，其特征在于，处理单元(20)还用于将第一组输入数据和第二组输入数据进行同步，输出数据同步结果；存储单元(30)还用于存储数据同步结果。


3.根据权利要求2所述的快闪存储器，其特征在于，双向I/O接口(10)包括输入接口(11)；处理单元(20)包括与输入接口(11)电性连接的组合单元(15)以及分别与组合单元(15)和存储单元(30)电性连接的输入同步单元(16)；输入接口(11)包括：
第一组寄存器(13)，用于接收外部的时钟信号(SCK)和输入数据信号，在时钟信号(SCK)的上升沿对输入数据信号采样，得到第一组输入数据；
第二组寄存器(14)，用于接收外部的时钟信号(SCK)和输入数据信号，在时钟信号(SCK)的下降沿对输入数据信号采样，得到第二组输入数据；
组合单元(15)，分别与第一组寄存器(13)和第二组寄存器(14)电性连接，用于组合第一组输入数据和第二组输入数据；
输入同步单元(16)，用于将第一组输入数据和第二组输入数据进行同步，并在时钟信号(SCK)的上升沿输出数据同步结果至存储单元(30)。


4.根据权利要求3所述的快闪存储器，其特征在于，第一组寄存器(13)包括两个D触发器，D触发器具有CK端、Q端和D端；第一组寄存器(13)的两个D触发器的CK端用于通过clk信号线接收外部的时钟信号(SCK)；第一组寄存器(13)的两个D触发器的D端用于通过Data_in信号线接收输入数据信号；
输入接口(11)还包括第一反相器(17)；第二组寄存器(14)也包括两个D触发器；第二组寄存器(14)的两个D触发器的CK端用于经第一反相器(17)后通过clk信号线接收外部的时钟信号(SCK)；第二组寄存器(14)的两个D触发器的D端用于通过Data_in信号线接收输入数据信号；
组合单元(15)包括缓冲器Q[3:0]，输入同步单元(16)包括一个D触发器；输入同步单元(16)的D触发器的CK端用于通过clk信号线接收外部的时钟信号(SCK)；输入同步单元(16)的D触发器的D端通过缓冲器Q[3:0]分别与第一组寄存器(13)的两个D触发器的Q端和第二组寄存器(14)的两个D触发器的Q端电性连接；输入同步单元(16)的D触发器的Q端用于输出数据同步结果。


5.根据权利要求1所述的快闪存储器，其特征在于，双向I/O接口(10)还包括输出接口(12)；处理单元(20)包括第一输出同步模块(21)、第二输出同步模块(22)、第一移位单元(23)以及第二移位单元(24)；
第一输出同步模块(21)分别与存储单元(30)、第一移位单元(23)、第二移位单元(24)及输出接口(12)电性连接；第二输出同步模块(22)分别与第二移位单元(24)和输出接口(12)电性连接；
第一输出同步模块(21)用于在时钟信号(SCK)的上升沿获取由存储单元(30)输出的已存储...

【专利技术属性】
技术研发人员：刘佳庆，张新展，
申请(专利权)人：深圳市芯天下技术有限公司，
类型：发明
国别省市：广东;44