片上系统敏感信号线的时序优化装置制造方法及图纸

本发明专利技术提供了一种片上系统敏感信号线的时序优化装置，包括：设置于敏感信号线周围的电源屏蔽线，所述电源屏蔽线的电源端与片上系统的电源电路的输出端连接；其中，所述敏感信号线为所述片上系统进行静态时序分析时时序违例路径上的信号线。本发明专利技术能在不影响信号线周边不需要做优化的路径的情况下，控制信号线的传播延迟，完成信号线的时序优化，提高片上系统的时序优化效率。

Timing optimization device for sensitive signal line of system on chip

【技术实现步骤摘要】
片上系统敏感信号线的时序优化装置
本专利技术涉及集成电路
，特别涉及一种片上系统敏感信号线的时序优化装置。
技术介绍
在集成电路芯片的物理设计过程中，完成布线后的一项最重要，最必需的工作是静态时序分析。根据结果，如果出现时序违例，就要对物理设计进行优化。芯片(即片上系统)设计中的延时由器件延时和互连线(即器件之间的信号线)延时两部分构成。随着制造工艺的提升，设计的规模和集成度变得越来越高，互连线延迟所占比例急剧增大，并成为主要部分。传统的时序优化方法在实施之后都需要重新局部布线，当时序收敛到一定阶段之后，局部的单元密度变得非常高，信号线延迟变得更加敏感，重新布线势必会影响到周边其它不需要做出改动的路径延迟，使得时序收敛迭代次数增加，效率降低。而且在时序优化过程中针对器件的调整，比如更换不同阈值电压的单元，增减单元驱动能力等方法，由于器件延时由时序库提供，在相同负载的条件下是离散的数值，因此通过调整器件不一定能够很好的达到时序优化目的，还会导致重新布线带来其它负面影响。
技术实现思路
本专利技术提供了一种片上系统本文档来自技高网...

【技术保护点】
1.一种片上系统敏感信号线的时序优化装置，其特征在于，包括：/n设置于敏感信号线周围的电源屏蔽线，所述电源屏蔽线的电源端与片上系统的电源电路的输出端连接；/n其中，所述敏感信号线为所述片上系统进行静态时序分析时时序违例路径上的信号线。/n

【技术特征摘要】
1.一种片上系统敏感信号线的时序优化装置，其特征在于，包括：
设置于敏感信号线周围的电源屏蔽线，所述电源屏蔽线的电源端与片上系统的电源电路的输出端连接；
其中，所述敏感信号线为所述片上系统进行静态时序分析时时序违例路径上的信号线。


2.根据权利要求1所述的时序优化装置，其特征在于，所述电源屏蔽线包括多个依次串联的屏蔽线段，多个屏蔽线段中的首个屏蔽线段的电源端与所述片上系统的电源电路的输出端连接，所述多个屏蔽线段的宽度互不相同。


3.根据权利要求2所述的时序优化装置，其特征在于，所述多个屏蔽线段的长度互不相同。


4.根据权利要...

【专利技术属性】
技术研发人员：张弛，张少华，马卓，李珊珊，欧平，丁军锋，田金峰，郭御风，张明，
申请(专利权)人：天津飞腾信息技术有限公司，
类型：发明
国别省市：天津;12