一种亚阈值数字电路时序优化方法和系统技术方案

本发明专利技术公开了一种亚阈值数字电路时序优化方法及系统，该方法通过先确定可利用反向短沟道效应提高性能的逻辑单元电路；再对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径；然后确定每一不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；最后利用反向短沟道效应根据预设时序约束条件对主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。本发明专利技术通过利用反向短沟道效应对主要延时单元的器件增大其栅长，以实现时序优化，提高亚阈值数字电路的电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。

A sub threshold timing optimization method and system for digital circuits

【技术实现步骤摘要】
一种亚阈值数字电路时序优化方法和系统
本专利技术涉及电路时序优化
，特别是涉及一种亚阈值数字电路时序优化方法和系统。
技术介绍
亚阈值数字电路是指工作电压低于晶体管器件阈值电压的数字逻辑电路，由于电路工作在亚阈值区域，可以大幅降低电路的动态功耗和静态功耗。而正是由于器件工作在亚阈值区，器件的电流和电压成指数关系，器件尺寸的变化会导致明显的电流变化和寄生电容变化，进而明显地改变电路的电学性能。此外，电路性能随PVT(Process-Voltage-Temperature，工艺-温度-电压)偏差的波动较大，为了使得所设计的亚阈值数字电路具有较高的鲁棒性，亚阈值数字电路的设计优化过程中需要考虑PVT偏差的统计分析和优化，这样会指数式地增大亚阈值数字电路的器件尺寸优化的复杂性，使得器件优化速度过程变得极为缓慢。目前，随着亚阈值数字电路规模的加大，将PVT偏差的统计分析和优化与传统的随机优化算法和启发式优化算法结合在一起，已经无法直接应用于规模较大的亚阈值数字电路的优化，特别是无法直接应用于规模较大的亚阈值数字时序电路的优化。此外，为了提高亚阈值数字电路的性能，传统方法是通过增大电路中MOS器件的栅宽/栅长比例，但是，增大栅宽会显著增大面积，会造成所用标准单元库内单元高度的离散化，进一步造成面积浪费；而对亚阈区工作的单元缩小栅长，有可能会因为反向短沟道效应降低单元的性能，同时会因为栅宽-栅长之积的减小而导致单元的性能分布更加扁平化，从而降低电路设计的鲁棒性。
技术实现思路
本专利技术提出一种亚阈值数字电路时序优化方法和系统，利用反向短沟道效应对主要延时单元的器件增大其栅长，以实现时序优化，提高亚阈值数字电路的电路性能，降低单元的延时时间；同时，利用面积增大提高该单元延时的一致性，从而增强电路的鲁棒性。为达到上述目的，本专利技术提供了以下技术方案：一种亚阈值数字电路时序优化方法，包括：确定可利用反向短沟道效应提高性能的逻辑单元电路；对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑；确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。进一步的，所述确定可利用反向短沟道效应提高性能的逻辑单元电路的步骤，包括：获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到栅长-延时数据；对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。进一步的，还包括：对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，建立所述逻辑单元电路的延时-栅长关系查询表。进一步的，还包括：对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，同时获得所述延时下的所述逻辑单元电路功耗，建立所述逻辑单元电路的延时-功耗关系查询表。进一步的，还包括：对可利用反向短沟道效应提高性能的所述逻辑单元电路，获得所述逻辑单元电路在预设栅宽下的最小延时，以及相对原始栅长的延时缩小系数最大值，即所述逻辑单元电路的性能优化系数。进一步的，还包括：对满足时序约束的设计以其栅长为初值，通过优化算法微调栅长，在满足预设时序约束条件的前提下，利用所述栅长-功耗关系查询表估算所述逻辑单元电路的功耗，实现对电路的功耗进行优化。进一步的，所述对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径的步骤，包括：利用统计时序分析工具或基于电路统计仿真对给定集成电路进行时序分析，得到所有的信号路径的延时分布；判定每一所述信号路径的延时分布是否满足所述预设时序约束条件；将不满足所述预设时序约束条件对应的信号路径列入不满足时序要求的信号路径。进一步的，所述确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元电路的步骤，包括：若所述不满足时序要求的信号路径中的逻辑单元电路为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要延时单元电路；若所述不满足时序要求的信号路径中的锁存器或触发器为已标定的可利用反向短沟道效应提高性能中的逻辑单元电路，则将其列入可利用反向短沟道效应提高性能的主要延时单元电路。一种亚阈值数字电路时序优化系统，包括：第一确定单元，用于确定可利用反向短沟道效应提高性能的逻辑单元电路；分析单元，用于对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：继电器及其前端组合逻辑；第二确定单元，用于确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；调整单元，用于利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。进一步的，所述第一确定单元包括：获取单元，用于获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；处理单元，用于对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到栅长-延时数据；检查单元，用于对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。经由上述的技术方案可知，与现有技术相比，本专利技术公开了一种亚阈值数字电路时序优化方法和系统，该方法通过先确定可利用反向短沟道效应提高性能的逻辑单元电路；再对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径；然后确定每一不满足时序要求的信号路径本文档来自技高网...

【技术保护点】
1.一种亚阈值数字电路时序优化方法，其特征在于，包括：/n确定可利用反向短沟道效应提高性能的逻辑单元电路；/n对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑；/n确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；/n利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。/n

【技术特征摘要】
1.一种亚阈值数字电路时序优化方法，其特征在于，包括：
确定可利用反向短沟道效应提高性能的逻辑单元电路；
对给定集成电路进行时序分析，得出所有不满足时序要求的信号路径，所述信号路径包括：锁存器及其前端组合逻辑或触发器及其前端组合逻辑；
确定每一所述不满足时序要求的信号路径中可利用反向短沟道效应提高性能的若干主要延时单元；
利用反向短沟道效应根据预设时序约束条件对所述主要延时单元的器件增大其栅长进行调整，以通过栅长尺寸的调整对亚阈值数字电路时序的优化。


2.根据权利要求1所述的方法，其特征在于，所述确定可利用反向短沟道效应提高性能的逻辑单元电路的步骤，包括：
获取所用逻辑单元库中的逻辑单元电路或待优化设计中所引用的逻辑单元电路；
对每一所述逻辑单元电路改变所述逻辑单元电路中MOS器件的栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取对应栅长下的所述逻辑单元电路的延时，得到栅长-延时数据；
对栅长-延时数据进行检查，查看在栅长大于原栅长的区域内是否存在延时小于原栅长下延时的区域；
若是则将所述逻辑单元电路列为可利用反向短沟道效应提高性能的逻辑单元电路，否则为不可利用反向短沟道效应提高性能的逻辑单元电路。


3.根据权利要求2所述的方法，其特征在于，还包括：
对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，建立所述逻辑单元电路的延时-栅长关系查询表。


4.根据权利要求2所述的方法，其特征在于，还包括：
对可利用反向短沟道效应提高性能的所述逻辑单元电路，改变所述逻辑单元电路中的MOS器件栅长，通过对所述逻辑单元电路仿真获取对应栅长下所述逻辑单元电路的输入-输出波形，测量所述逻辑单元电路的输入-输出波形获取所述逻辑单元电路的延时，同时获得所述延时下的所述逻辑单元电路功耗，建立所述逻辑单元电路的延时-功耗关系查询表。


5.根据权利要求2所述的方法，其特征在于，还包括：
对可利用反向短沟道效应提高性能的所述逻辑单元电路，获得所述逻辑单元电路在预设栅宽下的最小延时，以及相对原始栅长的延时缩小系数最大值，即所述逻辑单元电路的性能优化系数。


6.根据权利要求2所述方法，其特征在于，还包括：
对满足时序约束的设计以其栅长为初...

【专利技术属性】
技术研发人员：吴玉平，陈岚，张学连，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11