对物理分区结构进行时钟设计的方法、系统、介质和程序技术方案

提供对至少两个物理分区结构进行时钟设计的方法、系统、产品和介质。至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，时钟从系统时钟进入第一物理分区结构，经第一物理分区结构进入第二物理分区结构，时钟设计方法包括：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，从系统时钟得到多个时钟节点，使各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；调整各个时钟节点相比于系统时钟的延时使得各个电路逻辑的时序收敛。该方法可以缩短实现时序收敛消耗的时间。消耗的时间。消耗的时间。

【技术实现步骤摘要】
对物理分区结构进行时钟设计的方法、系统、介质和程序


[0001]本申请涉及集成电路设计领域，具体地，涉及对物理分区结构进行时钟设计的方法、系统、介质和程序。

技术介绍

[0002]集成电路产品在人们的日常生活中得到了普遍的应用。随着集成电路的不断发展，越来越多的功能被集成在一块芯片当中，集成电路的规模也越来越大，给集成电路设计带来很大的挑战。
[0003]集成电路芯片设计者们需要考虑整个集成电路芯片的时序收敛问题。

技术实现思路

[0004]根据本专利技术的一个方面，提供一种对基于同一系统时钟的至少两个物理分区结构进行时钟设计的方法，其中，所述至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，所述第一物理分区结构和第二物理分区结构分别包括一个或多个电路逻辑，其中所述第一物理分区结构中的一部分电路逻辑的逻辑规模至少与所述第二物理分区结构中的一部分电路逻辑的逻辑规模不同，每个电路逻辑具有各自的时钟树，其中，时钟从所述系统时钟进入所述第一物理分区结构，并经由所述第一物理分区结构进入所述第二物理分区结构，时钟设计方法包括如下步骤：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，来从系统时钟得到多个时钟节点，使得各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，其中距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛。
[0005]例如，在本公开的至少一些实施例中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛，包括：选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑；确定该路径的建立时间违例的时长t1；以及根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。
[0006]例如，在本公开的至少一些实施例中，根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时，包括：在所述建立时间违例的时长t1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时；以及在所述建立时间违例的时长t1大于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。
[0007]例如，在本公开的至少一些实施例中，至少两个物理分区结构包括按时序先后顺序排列的N个电路逻辑，所述选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑，包括：选择从第k电路逻辑到第k+1电路逻辑的时序违例的一条路径，所述第k电路逻辑和所述第k+1电路逻辑为与所述路径相关联的电路逻辑，根据所述建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑各自的时钟节点处的时钟延时，包括：将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时增加t1或将第k+1电路逻辑处的时钟节点处的时钟增加延时t1，或者，所述选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑，包括：选择从第k+1电路逻辑到第k电路逻辑的时序违例的一条路径，所述第k+1电路逻辑和所述第k电路逻辑为与所述路径相关联的电路逻辑，根据所述建立时间违例的时长t2，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑各自的时钟节点处的时钟延时，包括：将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时减少t2或将第k电路逻辑处的时钟节点处的时钟增加延时t2，其中，k为大于0小于N的整数。
[0008]例如，在本公开的至少一些实施例中，还包括针对选择从第k电路逻辑到第k+1电路逻辑的时序违例的一条路径的情形，从所述第k+1电路逻辑开始，依次选择相邻的两个电路逻辑中的时序违例的一条路径；针对每相邻的两个电路逻辑中的时序违例的一条路径，根据建立时间违例的时长t1，将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时增加t1或将第k+1电路逻辑处的时钟节点处的时钟增加延时t1，或者，针对选择从第k+1电路逻辑到第k电路逻辑的时序违例的一条路径的情形，从所述第k+1电路逻辑开始，依次选择相邻的两个电路逻辑中的时序违例的一条路径；针对每相邻的两个电路逻辑中的时序违例的一条路径，根据建立时间违例的时长t2，将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时减小t2或将第k电路逻辑处的时钟节点处的时钟增加延时t1。
[0009]例如，在本公开的至少一些实施例中，在各个电路逻辑中包括按时序先后顺序排列的第一电路逻辑、第二电路逻辑、第三电路逻辑和第四电路逻辑，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤包括：选择从第一电路逻辑到第二电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为x1；在所述时序违例的时长x1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第一电路逻辑的时钟节点到第二电路逻辑的时钟节点之间的延时a增加x1或将第二电路逻辑处的时钟节点处的时钟增加延时x1；将第二电路逻辑的时钟节点到第三电路逻辑的时钟节点之间的延时b增加x1或将第三电路逻辑处的时钟节点处的时钟增加延时x1；将第三电路逻辑的时钟节点到第四电路逻辑的时钟节点之间的延时c增加x1或将第四电路逻辑处的时钟节点处的时钟增加延时x1，a、b、c、x1为时间长度。
[0010]例如，在本公开的至少一些实施例中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤还包括：选择从各个电路逻辑中的第二电路逻辑到第三电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为x2；在所述时序违例的时长x2小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第二电路逻辑的时钟节点到第三电路逻辑的时钟节点之间的延时再增加x2或将第三电路逻辑处的时钟节点处的时钟再增加延时x2；将第三电路逻辑的时钟节点到第四电路逻辑的
时钟节点之间的延时再增加x2或将第四电路逻辑处的时钟节点处的时钟再增加延时x2，其中，x2为时间长度。
[0011]例如，在本公开的至少一些实施例中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤还包括：选择从各个电路逻辑中的第三电路逻辑到第四电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为x3；在所述时序违例的时长x3小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第三电路逻辑的时钟节点到第四本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种对基于同一系统时钟的至少两个物理分区结构进行时钟设计的方法，其中，所述至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，所述第一物理分区结构和第二物理分区结构分别包括一个或多个电路逻辑，其中所述第一物理分区结构中的一部分电路逻辑的逻辑规模至少与所述第二物理分区结构中的一部分电路逻辑的逻辑规模不同，每个电路逻辑具有各自的时钟树，其中，时钟从所述系统时钟进入所述第一物理分区结构，并经由所述第一物理分区结构进入所述第二物理分区结构，其中，所述时钟设计方法包括如下步骤：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，来从系统时钟得到多个时钟节点，使得各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，其中距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛。2.根据权利要求1所述的方法，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛，包括：选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑；确定该路径的建立时间违例的时长t1；以及根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。3.根据权利要求2所述的方法，其中，根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时，包括：在所述建立时间违例的时长t1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时；以及在所述建立时间违例的时长t1大于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。4.根据权利要求2所述的方法，其中，至少两个物理分区结构包括按时序先后顺序排列的N个电路逻辑，所述选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑，包括：选择从第k电路逻辑到第k+1电路逻辑的时序违例的一条路径，所述第k电路逻辑和所述第k+1电路逻辑为与所述路径相关联的电路逻辑，根据所述建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑各自的时钟节点处的时钟延时，包括：将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时增加t1或将第k+1电路逻辑处的时钟节点处的时钟增加延时t1，或者，
所述选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑，包括：选择从第k+1电路逻辑到第k电路逻辑的时序违例的一条路径，所述第k+1电路逻辑和所述第k电路逻辑为与所述路径相关联的电路逻辑，根据所述建立时间违例的时长t2，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑各自的时钟节点处的时钟延时，包括：将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时减少t2或将第k电路逻辑处的时钟节点处的时钟增加延时t2，其中，N为大于或等于2的整数，k为大于0小于N的整数。5.根据权利要求4所述的方法，还包括：针对选择从第k电路逻辑到第k+1电路逻辑的时序违例的一条路径的情形，从所述第k+1电路逻辑开始，依次选择相邻的两个电路逻辑中的时序违例的一条路径；针对每相邻的两个电路逻辑中的时序违例的一条路径，根据建立时间违例的时长t1，将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时增加t1或将第k+1电路逻辑处的时钟节点处的时钟增加延时t1；或者，针对选择从第k+1电路逻辑到第k电路逻辑的时序违例的一条路径的情形，从所述第k+1电路逻辑开始，依次选择相邻的两个电路逻辑中的时序违例的一条路径；针对每相邻的两个电路逻辑中的时序违例的一条路径，根据建立时间违例的时长t2，将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时减小t2或将第k电路逻辑处的时钟节点处的时钟增加延时t1。6.根据权利要求1所述的方法，其中，在各个电路逻辑中包括按时序先后顺序排列的第一电路逻辑、第二电路逻辑、第三电路逻辑和第四电路逻辑，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤包括：选择从第一电路逻辑到第二电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为x1；在所述时序违例的时长x1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第一电路逻辑的时钟节点到第二电路逻辑的时钟节点之间的延时a增加x1或将第二电路逻辑处的时钟节点处的时钟增加延时x1；将第二电路逻辑的时钟节点到第三电路逻辑的时钟节点之间的延时b增加x1或将第三电路逻辑处的时钟节点处的时钟增加延时x1；将第三电路逻辑的时钟节点到第四电路逻辑的时钟节点之间的延时c增加x1或将第四电路逻辑处的时钟节点处的时钟增加延时x1，其中，a、b、c、x1为时间长度。7.根据权利要求6所述的方法，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤还包括：选择从各个电路逻辑中的第二电路逻辑到第三电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为x2；
在所述时序违例的时长x2小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第二电路逻辑的时钟节点到第三电路逻辑的时钟节点之间的延时再增加x2或将第三电路逻辑处的时钟节点处的时钟再增加延时x2；将第三电路逻辑的时钟节点到第四电路逻辑的时钟节点之间的延时再增加x2或将第四电路逻辑处的时钟节点处的时钟再增加延时x2，其中，x2为时间长度。8.根据权利要求7所述的方法，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤还包括：选择从各个电路逻辑中的第三电路逻辑到第四电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为x3；在所述时序违例的时长x3小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第三电路逻辑的时钟节点到第四电路逻辑的时钟节点之间的延时再增加x3或将第四电路逻辑处的时钟节点处的时钟再增加延时x3，其中，x3为时间长度。9.根据权利要求6所述的方法，其中，在所述时序违例的时长x1大于所述系统时钟的一个时钟周期的时间长度的情形中，将第二电路逻辑处的时钟节点处的时钟增加延时x1；将第三电路逻辑处的时钟节点处的时钟增加延时x1；以及将第四电路逻辑处的时钟节点处的时钟增加延时x1。10.根据权利要求1所述的方法，其中，在各个电路逻辑中包括按时序先后顺序排列的第一电路逻辑、第二电路逻辑、第三电路逻辑和第四电路逻辑，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤包括：选择从第二电路逻辑到第一电路逻辑的时序违例的一条路径；确定所述路径的建立时间违例的时长为y1；在所述时序违例的时长y1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，将第一电路逻辑的时钟节点到第二电路逻辑的时钟节点之间的延时a减小y1或将第一电路逻辑处的时钟节点处的时钟增加延时y1；将第二电路逻辑的时钟节点到第三电路逻辑的时钟节点之间的延时b减小y1或将第二电路逻辑处的时钟节点处的时钟增加延时y1；将第三电路逻辑的时钟节点到第四电路逻辑的时钟节点之间的延时c减小y1或将第三电路逻辑处的时钟节点处的时钟增加延时y1，其中，a、b、c、y1为时间长度。11.根据权利要求10所述的方法，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛的步骤还包括：选择从第三电路逻辑到第二电路逻辑的时序违例的一条路径；确定所述路径的建立...

【专利技术属性】
技术研发人员：栾晓琨，蒋剑锋，黄薇，边少鲜，孙永丰，邓宇，陈占之，金文江，王翠娜，唐涛，
申请(专利权)人：天津飞腾信息技术有限公司，
类型：发明
国别省市：