一种用于流水线模数转换器中MDAC的输出共模抑制电路制造技术

一种用于流水线模数转换器中MDAC的输出共模抑制电路，包括两相时钟的共模反馈电路，所述的共模反馈电路分为两部分，两部分共模反馈电路同时工作在两相高电平不交叠时钟下，两相时钟的共模反馈电路连接MDAC的运算放大器输出端。所述共模反馈电路两相高电平不交叠时钟的占空比一致并且均不超过50％。本发明专利技术运用共模反馈电路可以使运放在悬空时刻的输出也维持在共模电压附近，从而较好的抑制运放输出端悬空时输出共模的剧烈变化，并避免在运放建立时钟到来时由于共模漂移问题而占用过长的运放建立时间。

Output common mode rejection circuit for MDAC in pipeline ADC

【技术实现步骤摘要】
一种用于流水线模数转换器中MDAC的输出共模抑制电路
本专利技术属于模数转换器信号处理领域，具体涉及一种用于流水线模数转换器中MDAC的输出共模抑制电路，通过该电路可以解决流水线模数转换器中运放悬空时由于开关电荷注入导致的运放输出共模剧烈变化问题，并且不会显著增加电路的规模和复杂度。
技术介绍
模数转换器是实现由模拟信号到数字信号转换的电路，以实现用数字信号处理器处理自然界中的模拟信号。近些年来，模数转换器已经广泛地应用于语音图像处理器、声呐雷达处理系统、传感网络、有线无线通信系统、生物医疗系统、测试测量仪器等电子系统之中，并扮演着不可或缺的角色。但是受限于工艺偏差，温度分布，电路非线性，漏电流等非理想因素，在高性能系统中，高速高精度ADC通常是整个系统性能的瓶颈。随着工艺技术水平的不断发展，流水线型模数转换器以其高速高精度低功耗等特点被广为应用。流水线型模数转换器中MDAC的运算放大器更是整个系统中的重中之重。全差分开关电容电路由于具有全差分电路的高输出摆幅和对电源等共模噪声的抑制以及开关电容电路的高精度特点而成为常用的电路形式。全差分电路设计的关键和难点是共模反馈电路的设计。缺乏好的共模反馈电路会造成输出共模电压波动，并通过电路的不对称性而将这种波动转化为差分输出，造成差分输出信号破坏。甚至输出共模偏离预定值会导致差分输出摆幅受限，进而造成削顶或削底失真，此时检测出的共模值偏离实际，输出错误的共模值，进而返回错误的控制电压又进一步造成共模电压偏离正常值，严重影响电路性能。因此，现有技术通常会采用共模反馈电路工作在运放保持输出时刻，用于稳定运放的输出共模值。但是在MDAC采样时刻，虽然运放没有输出数据，但此时运放共模的改变使得运放在建立时耽误时间恢复共模电平，尤其在高速模数转换器中，对运放速度的限制效应会很明显。另外，一般共模电平选取信号幅度的中间值，这样运放的摆幅要求对于正负两端电压都是相同的，但是当共模电平漂移之后，对运放的摆幅要求发生变化，摆幅范围增大，导致系统的非线性增加，整个ADC的SFDR受到影响。如图3所示，从t0开始进入保持阶段，如果将运放的输出控制在共模附近，则运放的建立时间只需要(t1-t0)，但是，若运放的输出未受到共模反馈电路的控制，共模电平发生漂移，变成VCM1，则运放建立时间需要(t2-t0)，明显增加了运放建立时间，带宽有限的情况下会影响运放的建立误差，降低系统的线性度。
技术实现思路
本专利技术的目的在于针对现有技术中流水线型模数转换器中MDAC的运算放大器由于输出共模漂移导致建立速度受限的问题，提供一种用于流水线模数转换器中MDAC的输出共模抑制电路，增加运算放大器建立的速度，进而减小对运算放大器的带宽要求。为了实现上述目的，本专利技术用于流水线模数转换器中MDAC的输出共模抑制电路，包括两相时钟的共模反馈电路，所述的共模反馈电路分为两部分，两部分共模反馈电路同时工作在两相高电平不交叠时钟下，两相时钟的共模反馈电路连接MDAC的运算放大器输出端。作为优选，在本专利技术用于流水线模数转换器中MDAC的输出共模抑制电路一种实施例中，所述共模反馈电路两相高电平不交叠时钟的占空比一致并且均不超过50％。作为优选，在本专利技术用于流水线模数转换器中MDAC的输出共模抑制电路一种实施例中，所述的共模反馈电路包括三条与运算放大器三个输出端相连的并列支路；其中，每条支路上均设置有第一相不交叠时钟开关Φ1和第二相不交叠时钟开关Φ2，三条并列支路之间连接开关电容C1和开关电容C2，开关电容C1的两端连接在第一相不交叠时钟开关Φ1和第二相不交叠时钟开关Φ2之间的相邻两条并列支路上，开关电容C2的两端连接在运算放大器输出端和第二相不交叠时钟开关Φ2之间的相邻两条并列支路上。作为优选，在本专利技术用于流水线模数转换器中MDAC的输出共模抑制电路一种实施例中，所述的运算放大器三个输出端同时连接两组结构对称的共模反馈电路。作为优选，在本专利技术用于流水线模数转换器中MDAC的输出共模抑制电路一种实施例中，所述第一相不交叠时钟开关Φ1和第二相不交叠时钟开关Φ2的电荷计算方式如下：Φ1时刻：Q＝(Vcm-Vb)·C1+(Voutp(n-1)-VCMB(n-1))·C2；Φ2时刻：Q＝(Voutp(n)-VCMB(n))·C1+(Voutp(n)-VCMB(n))·C2；得到：式中，Vcm为运放的输出共摸，Vb为运放NMOS尾电流源的偏置电压，Voutp为运放的正向输出端电压，VCMB为共摸反馈得到的反馈电压。作为优选，在本专利技术用于流水线模数转换器中MDAC的输出共模抑制电路一种实施例中，开关电容共模反馈通过每次电荷转移使Vout-VCMB稳定在Vcm-Vb附近，如下式所示：当Vb取值接近Vcm，则Vout处于VCMB附近，如此对运算放大器的输出进行了置位操作，在运算放大器不工作时处于共模电平附近，当下一时刻运算放大器开始工作时，输出电压的起始状态就是共模电平。相较于现有技术，本专利技术有如下的有益效果：流水线模数转换器中MDAC采样阶段运用共模反馈电路可以使运放在悬空时刻的输出也维持在共模电压附近，从而较好的抑制运放输出端悬空时输出共模的剧烈变化，并避免在运放建立时钟到来时由于共模漂移问题而占用过长的运放建立时间。因此，采用同时工作在两相高电平不交叠时钟下的共模反馈电路能够有效增加运放建立的速度，进而减小对运放的带宽要求。本专利技术的电路结构简单，实用性强。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1采样保持电路及传统共模反馈电路；图2本专利技术同时工作在两相不交叠时钟下的共模反馈电路；图3共模电平漂移对运放建立的影响示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提还可以进行若干简单的修改和润饰，所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本专利技术的至少一个实施方案中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，在本专利技术所描述的实施例可以与其它的实施例相结合。参见图1-2，本专利技术提供一种用于流水线模数转换器中MDAC的输出共模抑制电路，包括两相时钟的共模反馈电路CMFB，共模反馈电路分为两部分，两部分共模反馈电路同时工作在两相高电平不交叠时钟下，用于稳定放大器的输出共模电平。共模反馈电路两相本文档来自技高网...

【技术保护点】
1.一种用于流水线模数转换器中MDAC的输出共模抑制电路，其特征在于：包括两相时钟的共模反馈电路，所述的共模反馈电路分为两部分，两部分共模反馈电路同时工作在两相高电平不交叠时钟下，两相时钟的共模反馈电路连接MDAC的运算放大器输出端。/n

【技术特征摘要】
1.一种用于流水线模数转换器中MDAC的输出共模抑制电路，其特征在于：包括两相时钟的共模反馈电路，所述的共模反馈电路分为两部分，两部分共模反馈电路同时工作在两相高电平不交叠时钟下，两相时钟的共模反馈电路连接MDAC的运算放大器输出端。


2.根据权利要求1所述用于流水线模数转换器中MDAC的输出共模抑制电路，其特征在于：所述共模反馈电路两相高电平不交叠时钟的占空比一致并且均不超过50％。


3.根据权利要求1所述用于流水线模数转换器中MDAC的输出共模抑制电路，其特征在于：所述的共模反馈电路包括三条与运算放大器三个输出端相连的并列支路；
其中，每条支路上均设置有第一相不交叠时钟开关Φ1和第二相不交叠时钟开关Φ2，三条并列支路之间连接开关电容C1和开关电容C2，开关电容C1的两端连接在第一相不交叠时钟开关Φ1和第二相不交叠时钟开关Φ2之间的相邻两条并列支路上，开关电容C2的两端连接在运算放大器输出端和第二相不交叠时钟开关Φ2之间的相邻两条并列支路上。


4.根据权利要求3所述用于流水线模数转换器中MDAC的输出共模抑制电路，其特征在于：所述的...

【专利技术属性】
技术研发人员：陈莲，闫石，邢丽沙，
申请(专利权)人：苏州迅芯微电子有限公司，
类型：发明
国别省市：江苏;32