记忆体结构及其形成方法技术

本揭示案针对具有底电极阻障堆叠的电阻性随机存取记忆体(RRAM)结构。举例而言，RRAM结构包括：(i)具有导电材料及层堆叠的底电极，其中层堆叠覆盖导电材料的底面及侧面且插入于导电材料与下导电结构之间；(ii)安置于底电极上且与导电结构相对的电阻切换层；以及(iii)安置于电阻切换层上的顶电极。

Memory structure and its formation method

【技术实现步骤摘要】
记忆体结构及其形成方法
本揭示案有关于一种记忆体结构及其形成方法。
技术介绍
在集成电路中，电阻性随机存取记忆体(RRAM)结构可形成于包括金属(例如铜)或金属合金(例如铜合金)的互连结构(例如线及通道)层之间的后段制程中。RRAM的阻障层中的不连续(例如裂痕)可导致铜自互连结构损失且可对晶粒良率具有不利影响。
技术实现思路
本揭示案提供一种记忆体结构形成方法，包含：在具有导电结构的一层上方安置介电材料；在介电材料中形成开口以曝露导电结构的一部分；在开口中沉积堆叠，其中堆叠包含插入于底层与顶层之间的中间层；在堆叠上方沉积导电材料以填充开口；移除介电层上方的导电材料及堆叠以在介电层中形成底电极；在底电极上方安置电阻切换层；以及在电阻切换层上方沉积顶电极，其中堆叠、底电极、电阻切换层及顶电极形成记忆体结构。本揭示案提供一种记忆体结构形成方法，包含：在导电结构上方安置介电层；在介电层中形成开口以曝露导电结构的顶面，其中开口的顶部为锥形的；在开口中沉积堆叠，其中堆叠包含底层、中间层以及顶层，底层包含金属氮化物，并安置于导电结构的经曝露的顶面上及开口的侧面上，中间层包含金属，并安置于底层上，顶层包含金属氮化物，并安置于中间层上；在堆叠上方沉积第一导电材料以填充开口；在导电材料上形成电阻切换层；以及在电阻切换层上沉积第二导电材料。本揭示案提供一种记忆体结构，包含记忆体结构、第一介电质以及第二介电质。记忆体结构于导电结构上方。记忆体结构包含底电极、电阻切换层以及顶电极。底电极与导电结构接触且包含导电材料及层堆叠。层堆叠覆盖导电材料的底面及侧面，且插入于导电材料与导电结构之间。电阻切换层安置于底电极上且与导电结构相对。顶电极安置于电阻切换层上。第一介电质围绕导电结构。第二介电质围绕记忆体结构的底电极。附图说明当与附图一起阅读时自以下实施方式段落最好地理解本揭示案的态样。应注意根据工业中的惯例，不按比例绘制各种特征。事实上，为论述的清晰性可任意地增加或减少各种特征的尺寸。图1绘示根据一些实施例的在电阻性随机存取记忆体(RRAM)结构中形成底电极阻障堆叠的方法；图2绘示根据一些实施例的具有导电结构的层上方的介电层的横截面图；图3绘示根据一些实施例的在图案化光阻层之后具有导电结构的层上方的介电层的横截面图；图4绘示根据一些实施例的形成于介电层中以曝露下层中的导电结构的开口的横截面图；图5绘示根据一些实施例的安置于导电结构上方的开口中的阻障堆叠的横截面图；图6绘示根据一些实施例的互连层上方的电阻性随机存取记忆体结构的部分形成的底电极的横截面图；图7绘示根据一些实施例的插入于随机存取记忆体结构的底电极材料与下层的导电结构之间的阻障堆叠的横截面图；图8绘示根据一些实施例的具有插入于电阻性随机存取记忆体结构的底电极材料与下层的导电结构之间的阻障堆叠的电阻性随机存取记忆体结构的横截面图；图9绘示根据一些实施例的安置于两个层之间的电阻性随机存取记忆体结构的横截面图。具体实施方式以下揭示案提供用于实施所提供标的的不同特征的许多不同的实施例或实例。下文描述部件及布置的特定实例以简化本揭示案。当然，此等特定实例仅为实例且不意欲为限制性的。举例而言，在以下描述中第一特征形成于第二特征上方可包括第一特征及第二特征直接接触而形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征不直接接触的实施例。另外，本文为便于描述可使用诸如“之下”、“下方”、“下”、“上方”、“上”及其类似物的空间相对术语以描述如图形中所绘示的一元素或特征相对于另一(其他)元素或特征的关系。空间相对术语意欲涵盖除图形中所描绘的定向之外使用中或操作中的元件的不同定向。设备可按另一方向定向(转动90度或处于其他定向)且可因此同样地解释本文中所使用的空间相对描述语。如本文中所使用的术语“大体上”指示可基于与标的半导体元件相关的特定技术节点而变化的既定量的值。在一些实施例中，基于特定技术节点，术语“大体上”可指示在(例如)值的±5％内变化的既定量的值。如本文中所使用的术语“约”指示可基于与标的半导体元件相关的特定技术节点而变化的既定量的值。在一些实施例中，基于特定技术节点，术语“约”可指示在(例如)值的5–30％(例如值的±5％、±20％或±30％)内变化的既定量的值。如本文中所使用的术语“标称”是指在产品或制程的设计阶段期间设定于高于及/或低于所要值的值范围的部件或制程操作的特征或参数的所要值或目标值。由于制造制程或容差中的轻微变化可出现范围值的范围。除非另有定义，否则本文中所使用的技术术语及科学术语具有本揭示案所属的技术的一般技术者所通常理解的相同意义。电阻性随机存取记忆体(RRAM)为非挥发性类型的记忆体。RRAM单元可使用电阻而非电荷储存位元数据。更特定而言，RRAM单元包括电阻性材料层，可调整其电阻以表示逻辑“0”或逻辑“1”。RRAM按照介电材料可经制造以经由形成于将电压施加于围绕介电材料的一对电极之后的“细丝”或导电路径传导电流的原理而操作。导电路径可因包括介电材料中的空位、金属缺陷迁移及/或其他机制的不同机制而形成。细丝或导电路径的形成是RRAM单元的“形成操作”或形成过程(例如程式化)的一部分。一旦建立细丝或导电路径，其可通过另一电压经重设(“中断”，导致较高电阻)或设定(“重形成”，导致较低电阻)。低电阻路径可为局部化的(例如限于细丝的区域)或均质的(例如，在两个电极之间的介电质各处)。RRAM结构可与互补金属氧化物半导体(CMOS)集成电路(IC)相整合(例如埋入CMOS中)。为满足工业需求，缩小亦称为“埋入式RRAM结构”的此等RRAM结构的大小，很像CMOSIC中的其他部件，诸如晶体管及互连件。因此，当RRAM尺寸缩小时，插入于RRAM结构的底电极与下互连层的导电结构之间的阻障层的大小亦缩小。阻障层大小变化的副作用是阻障层可在诸如底电极拐角处的结构“弱点”处产生不连续。来自下导电结构的铜原子可经由此等不连续扩散且留下铜空隙，因此损害元件操作。本文中所描述的实施例针对具有底电极阻障堆叠的RRAM结构。根据一些实施例，底电极阻障堆叠包括氮化钽/钽/氮化钽三层堆叠或氮化钛/钛/氮化钛三层堆叠。底电极阻障堆叠与单一阻障层相比可不受不连续的形成的影响及/或提供改良的抵抗铜扩散的阻障特性。因此，阻障堆叠可抑制下互连层的导电结构中铜空隙的形成。图1为根据一些实施例的在RRAM结构中形成底电极阻障堆叠的制造方法100的流程图。本揭示案不限于此操作描述且其他操作在本揭示案的精神及范畴内。应了解可执行额外操作。此外，执行本文中所提供的揭示案不需要所有操作。另外，可同时或按不同次序执行图1中所展示的操作中的一些操作。在一些实施例中，可除现所描述的操作之外或代替现所描述的操作执行一或多个其他操作。为说明性目的，将参考图2至图9中所展示的实施例描述方法100。参考图1，方法10本文档来自技高网...

【技术保护点】
1.一种记忆体结构形成方法，其特征在于，包含：/n在具有一导电结构的一层上方安置一介电材料；/n在该介电材料中形成一开口以曝露该导电结构的一部分；/n在该开口中沉积一堆叠，其中该堆叠包含插入于一底层与一顶层之间的一中间层；/n在该堆叠上方沉积一导电材料以填充该开口；/n移除该介电层上方的该导电材料及该堆叠以在该介电层中形成一底电极；/n在该底电极上方安置一电阻切换层；以及/n在该电阻切换层上方沉积一顶电极，其中该堆叠、该底电极、该电阻切换层及该顶电极形成一记忆体结构。/n

【技术特征摘要】
20181030 US 62/752,468;20181221 US 16/229,3451.一种记忆体结构形成方法，其特征在于，包含：
在具有一导电结构的一层上方安置一介电材料；
在该介电材料中形成一开口以曝露该导电结构的一部分；
在该开口中沉积一堆叠，其中该堆叠包含插入于一底层与一顶层之间的一中间层；
在该堆叠上方沉积一导电材料以填充该开口；
移除该介电层上方的该导电材料及该堆叠以在该介电层中形成一底电极；
在该底电极上方安置一电阻切换层；以及
在该电阻切换层上方沉积一顶电极，其中该堆叠、该底电极、该电阻切换层及该顶电极形成一记忆体结构。


2.根据权利要求1所述的记忆体结构形成方法，其特征在于，该堆叠的该顶层及该底层各包含具有约2nm与约10nm之间的一厚度的氮化钽或氮化钛。


3.根据权利要求1所述的记忆体结构形成方法，其特征在于，该堆叠的该中间层包含具有约1nm与约10nm之间的一厚度的一金属。


4.一种记忆体结构形成方法，其特征在于，包含：
在一导电结构上方安置一介电层；
在该介电层中形成一开口以曝露该导电结构的一顶面，其中该开口的一顶部为锥形的；
在该开口中沉积一堆叠，其中该堆叠包含：
一底层，包含一金属氮化物，并安置于该导电结构的经曝露的该顶面上及该开口的侧面上；
一中间层，包含一金属，并安置于该底层上；以及
一顶层，包...

【专利技术属性】
技术研发人员：蔡子中，陈彦志，陈侠威，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71