检测闪存位线之间漏电结构的制造方法及漏电检测方法技术

本发明专利技术提供了一种检测闪存位线之间漏电结构的制造方法，包括：提供衬底；在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；在所述第一层金属上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。通过第二层金属分别将所述闪存结构的位线引出，即可测试闪存相邻的位线之间是否漏电。

Manufacturing method and leakage detection method for detecting leakage structure between flash memory bit lines

【技术实现步骤摘要】
检测闪存位线之间漏电结构的制造方法及漏电检测方法
本专利技术涉及半导体
，尤其是涉及一种检测闪存位线之间漏电结构的制造方法及漏电检测方法。
技术介绍
随着芯片尺寸越来越小，制定相应小尺寸器件的工艺越来越复杂，制作成本越来越高，同时检测小尺寸器件工艺的方法也越来越难。闪存单元器件部分版图结构如图1所示，当工艺节点降至32nm以下时，普通的光刻工艺不能满足精细尺寸的制作，因此会采用自对准双图形(SADP)技术。其工艺制作复杂，成本较高。32nm节点以下的闪存器件制作，基本上有源区(有源区)，控制栅150(CG)均采用自对准双图形刻蚀工艺工艺，而闪存单元有源区110引出段，即位线(bitline，位线)端后段部分层也必须要采用SADP工艺。由于工艺存在不稳定性，闪存单元位线和位线之间间距较小，容易导通，从而引发电路失效。为了表征位线和位线之间漏电问题，按照图1所示结构，分别将所有奇数位线短接，所有偶数位线短接，测试两端的漏电。而闪存单元的有源区110，有源区与第一层金属的连接层120，第一层金属130，第一层金属与第二层金属的连接层140，第二本文档来自技高网...

【技术保护点】
1.一种检测闪存位线之间漏电结构的制造方法，其特征在于，包括：/n提供衬底；/n在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；/n通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；/n在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；/n在所述第一金属层上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。/n

【技术特征摘要】
1.一种检测闪存位线之间漏电结构的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；
通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；
在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；
在所述第一金属层上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。


2.如权利要求1所述的检测闪存位线之间漏电结构的制造方法，其特征在于，所述衬底包括硅衬底。


3.如权利要求1所述的检测闪存位线之间漏电结构的制造方法，其特征在于，形成隧穿氧化层的方法为：形成一层氧化物层。


4.如权利要求1所述的检测...

【专利技术属性】
技术研发人员：李娟娟，田志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31