一种改善电容孔形貌的方法技术

本发明专利技术提供一种改善电容孔形貌的方法，该方法至少包括如下步骤：提供一半导体衬底，在所述半导体衬底上依次沉积蚀刻停止层、至少一层电容牺牲氧化层、第一电容支撑层、及第三电容牺牲氧化层；蚀刻所述第三电容牺牲氧化层至所述第一电容支撑层停止，在所述第三电容牺牲氧化层中形成电容孔上部开口。该电容孔上部开口的宽度大于所需的电容孔的宽度，在电容孔上部开口的侧壁及顶部沉积阻挡层实现开口的微缩，降低光刻的难度；阻挡层能够保护电容孔侧壁，使电容开口顶部形貌保持较好、倾斜度相对较小，大大降低顶部出现桥接的可能性。蚀刻出电容孔之后填充氮化物来形成电容孔顶部的支撑层，减少了电容孔的蚀刻难度。

A method to improve the shape of capacitor hole

【技术实现步骤摘要】
一种改善电容孔形貌的方法
本专利技术涉及半导体集成电路制造
，具体涉及一种改善电容孔形貌的方法。
技术介绍
随着半导体技术的发展，动态随机存储器(DRAM)器件越来越小，电容器的深宽比变得越来越大，蚀刻也变得越来越困难，电容孔的形貌控制变得越来越艰难。如图1-3所示，显示了现有技术中形成电容孔的方法。如图1所示，在衬底101上依次沉积有蚀刻停止层201、第一电容牺牲氧化层202、第二电容牺牲氧化层203、第一电容支撑层204、第三电容牺牲氧化层205、第二电容支撑层206、硬掩膜207。硬掩膜207具有开孔图案。蚀刻停止层201通常采用厚度约10～80nm的氮化物，为使得底部较易蚀刻，第一电容牺牲氧化层202通常采用材质偏软的PSG/BPSG/FSG等材料，厚度约为100～600nm。第二电容牺牲氧化层203通常采用材质稍硬的TEOS/PSG/BPSG/FSG等材料，厚度约为300～1000nm。第一电容支撑层204和第二电容支撑层206均采用氮化物，厚度分别约为10～50nm、50～150nm。第三电容牺牲氧化层205通常采用300～800nm的SiO2或TEOS。硬掩膜207通常采用厚度约300～800nm的多晶硅。如图2所示，沿硬掩膜207的开口图案向下蚀刻第二电容支撑层206、第三电容牺牲氧化层205、第一电容支撑层204、第二电容牺牲氧化层203、第一电容牺牲氧化层202及蚀刻停止层201。如图3所示，将图2中的硬掩膜207移除，如此形成电容孔的初期形貌。在图1-3所示的现有技术中，硬掩膜的开孔在30nm以下级别的世代中通常采用多重曝光和侧墙技术来达到制程微缩，工艺相对复杂。另外，在所示的现有技术中，蚀刻所涉及的层包括三层氮化物及三层氧化物，加上所要形成的电容孔的高深宽比的原因，图1-3所示的蚀刻工艺得到的电容孔形貌会有较大的倾斜度，并且深宽比越大倾斜度越大。在30nm以下级别世代中，电容孔深宽比大于等于40，这种情况下，形成的电容孔下部开口的大小一般约为电容孔上部开口的50％～75％。因此，为了保证电容孔底部完全打开，电容顶部相邻电容孔之间的间隙就越来越小，发生桥接的风险就越来越高。进而影响存储器的使用性能。
技术实现思路
有鉴于此，本专利技术提供了一种改善电容孔形貌的方法，使得电容孔顶部初次开口变大，推迟多重曝光或者侧墙技术等来达到电容开口微缩的方式应用的世代；使电容孔顶部形貌倾斜度减小，减少电容孔顶部桥接的风险，并且使得电容孔蚀刻变得更加简单。本专利技术提供了一种改善电容孔形貌的方法，该方法至少包括以下步骤：S01，提供一半导体衬底，在所述半导体衬底上依次沉积蚀刻停止层、至少一层电容牺牲氧化层、第一电容支撑层及第三电容牺牲氧化层；S02，在所述第三电容牺牲层表面形成图形化的硬掩膜，并图形化所述第三电容牺牲氧化层至所述第一电容支撑层停止，在所述第三电容牺牲氧化层中形成电容孔上部开口；S03，在所述电容孔上部开口的侧壁和顶部沉积阻挡层；S04，蚀刻所述第一电容支撑层、至少一层电容牺牲氧化层及所述蚀刻停止层，形成电容孔下部开口。可选地，所述方法还包括以下步骤：S05，在所述电容孔的侧壁及底部沉积电容下电极，所述电容下电极覆盖所述阻挡层的侧壁。可选地，所述电容孔下部开口大小为所述电容孔上部开口大小的80％～100％。可选地，所述阻挡层包括5～10nm的多晶硅或非晶硅。可选地，所述方法还包括以下步骤：S06，部分蚀刻掉相邻的所述电容孔上部开口之间的所述硬掩膜及所述阻挡层，以在相邻的所述电容孔上部开口之间形成沟槽；以及S07，在所述沟槽及所述电容孔顶部沉积第二电容支撑层，刻蚀所述电容孔之间的所述第二电容支撑层以暴露出所述沟槽，持续刻蚀所述沟槽至所述第一电容支撑层以形成开口，沿所述开口打开所述第一电容支撑层，同时蚀刻掉所述电容孔顶部的所述第二电容支撑层；其中，所述开口间隔分布，相邻的所述开口之间的所述第一电容支撑层和所述第二电容支撑层被保留。可选地，在执行所述步骤S06之前，还包括以下步骤：在沉积了所述电容下电极的所述电容孔内及所述电容下电极的顶部沉积介电材料，然后对顶部的介电材料进行化学机械抛光，保留所述电容孔内的介电材料。可选地，所述步骤S07还包括以下步骤：S07-1，在所述第二电容支撑层上方涂覆光刻胶层，所述光刻胶层定义有开口图形；以及S07-2，沿所述光刻胶层的开口图形蚀刻所述第二电容支撑层。可选地，在执行所述步骤S07，沿所述开口打开所述第一电容支撑层之前，还包括去除剩余的所述硬掩膜、所述阻挡层以及所述第三电容牺牲氧化层的步骤。可选地，所述步骤S07之后，还包括去除所述至少一层电容牺牲氧化层及所述介电材料的步骤。如上所述，本专利技术的改善电容孔形貌的方法具有如下技术效果：1、本专利技术的改善电容孔形貌的方法，在形成电容孔上部开口时，该电容孔上部开口的宽度大于所需的电容孔的宽度，然后通过在电容孔上部开口的侧壁上沉积多晶硅阻挡层实现开口的微缩得到所需的电容孔，如此可以降低光刻的难度，推迟多重曝光或者侧墙技术等来达到电容开口微缩的方式应用的世代。2、在电容孔上部开口的侧壁上沉积阻挡层不仅实现了电容开口的微缩，所述阻挡层对Nitride/Oxide选择比较好，能够较好地保护电容孔侧壁，因此阻挡层所在区域开孔顶部形貌保持较好，电容孔顶部倾斜度就相对较小，电容顶部出现桥接的可能大大降低。3、本专利技术所述方法是在蚀刻出电容孔之后，在相邻电容孔之间选择比蚀刻出沟槽后填充氮化物来形成电容孔之间的第二支撑层，这样在蚀刻电容孔时不需要增加支撑层作为第二支撑层，进一步降低了电容孔的蚀刻难度。附图说明通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1显示为现有技术中制备电容孔时包括带有开口图案的硬掩膜的结构示意图。图2显示为沿图1所示的硬掩膜蚀刻得到电容孔的结构示意图。图3显示为去除图2所示的硬掩膜之后得到的电容孔初期形貌的结构示意图。图4显示为本专利技术实施例一和二提供的改善电容孔形貌的方法的流程图。图5显示为执行本专利技术实施例一和二提供的改善电容孔形貌的方法中步骤S01所得结构的示意图。图6显示为执行本专利技术实施例一和二提供的改善电容孔形貌的方法中步骤S02所得结构的示意图。图7显示为执行本专利技术实施例一和二提供的改善电容孔形貌的方法中步骤S03沉积阻挡层所得结构的示意图。图8显示为执行本专利技术实施例一和二提供的改善电容孔形貌的方法中步骤S04所得结构的结构示意图。图9显示为执行本专利技术实施例一和二提供的改善电容孔形貌的方法中步骤S05所得结构的示意图。图10显示为执行本专利技术实施例一和二提供的改善电容孔形貌的方法中步骤S06之前沉积介电材料所得结构的示意图。图11显示为执行本专利技术实施例本文档来自技高网...

【技术保护点】
1.一种改善电容孔形貌的方法，其特征在于，所述方法至少包括以下步骤：/nS01，提供一半导体衬底，在所述半导体衬底上依次沉积蚀刻停止层、至少一层电容牺牲氧化层、第一电容支撑层及第三电容牺牲氧化层；/nS02，在所述第三电容牺牲层表面形成图形化的硬掩膜，并图形化所述第三电容牺牲氧化层至所述第一电容支撑层停止，在所述第三电容牺牲氧化层中形成电容孔上部开口；/nS03，在所述电容孔上部开口的侧壁和顶部沉积阻挡层；以及/nS04，蚀刻所述第一电容支撑层、至少一层电容牺牲氧化层及所述蚀刻停止层，形成电容孔下部开口。/n

【技术特征摘要】
1.一种改善电容孔形貌的方法，其特征在于，所述方法至少包括以下步骤：
S01，提供一半导体衬底，在所述半导体衬底上依次沉积蚀刻停止层、至少一层电容牺牲氧化层、第一电容支撑层及第三电容牺牲氧化层；
S02，在所述第三电容牺牲层表面形成图形化的硬掩膜，并图形化所述第三电容牺牲氧化层至所述第一电容支撑层停止，在所述第三电容牺牲氧化层中形成电容孔上部开口；
S03，在所述电容孔上部开口的侧壁和顶部沉积阻挡层；以及
S04，蚀刻所述第一电容支撑层、至少一层电容牺牲氧化层及所述蚀刻停止层，形成电容孔下部开口。


2.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：
S05，在所述电容孔的侧壁及底部沉积电容下电极，所述电容下电极覆盖所述阻挡层的侧壁。


3.根据权利要求1所述的方法，其特征在于，所述电容孔下部开口大小为所述电容孔上部开口大小的80％～100％。


4.根据权利要求1所述的方法，其特征在于，所述阻挡层包括5～10nm的多晶硅或非晶硅。


5.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：
S06，部分蚀刻掉相邻的所述电容孔上部开口之间的所述硬掩膜及所述阻挡层，以在相邻的所述电容孔上部开口之间形成沟槽；以及...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34