集合式小型化贴片压敏电阻制造技术

技术编号:23606938 阅读:61 留言:0更新日期:2020-03-28 07:30
本发明专利技术涉及一种集合式小型化贴片压敏电阻,包括压敏芯片、导电引脚以及包封层,所述的压敏芯片至少为2个,每个压敏芯片两侧均附有导电电极,所述的导电引脚的一端与导电电极焊接,所述的导电引脚的另一端弯折成型在同一水平面;焊接后,导电引脚分别置于相邻的两个压敏芯片之间以及最外侧压敏芯片的外侧,并与压敏芯片形成集合组件;所述的包封层包裹附有导电引脚的集合组件,包封层具有用于自动化吸取的上表平面和用于贴装的下表平面,所述的导电引脚弯折成型后的下表面与包封层的下表平面齐平。本发明专利技术区别于一般SMD组件,整个封装设计成为立式结构,有效地减小了PCB的占用面积;具有集合化、小型化、可靠性高、满足无铅环保要求等特点。

Compact integrated SMD varistor

【技术实现步骤摘要】
集合式小型化贴片压敏电阻
本专利技术涉及一种电子元器件,尤其是一种集合式小型化贴片压敏电阻。
技术介绍
压敏电阻是一种限压型保护器件。利用压敏电阻的非线性特性,当过电压出现在压敏电阻的两极间,压敏电阻可以将电压钳位到一个相对固定的电压值,从而实现对后级电路的保护。压敏电阻的主要参数有:压敏电压、通流容量、结电容、响应时间等。当加在压敏电阻上的电压低于它的阈值时,流过它的电流极小,它相当于一个阻值无穷大的电阻。也就是说,当加在它上面的电压低于其阈值时,它相当于一个断开状态的开关。当加在压敏电阻上的电压超过它的阈值时,流过它的电流激增,它相当于阻值无穷小的电阻。也就是说,当加在它上面的电压高于其阈值时,它相当于一个闭合状态的开关。
技术实现思路
本专利技术要解决的技术问题是:提供一种集合式小型化贴片压敏电阻。本专利技术解决其技术问题所采用的技术方案是:一种集合式小型化贴片压敏电阻,包括压敏芯片、导电引脚以及包封层,所述的压敏芯片至少为2个,每个压敏芯片两侧均附有导电电极,所述的导电引脚的一端与导电电极焊接,所述的导电引脚本文档来自技高网...

【技术保护点】
1.一种集合式小型化贴片压敏电阻,包括压敏芯片、导电引脚以及包封层,其特征在于:所述的压敏芯片至少为2个,每个压敏芯片两侧均附有导电电极,所述的导电引脚的一端与导电电极焊接,所述的导电引脚的另一端弯折成型在同一水平面;焊接后,导电引脚分别置于相邻的两个压敏芯片之间以及最外侧压敏芯片的外侧,并与压敏芯片形成集合组件;所述的包封层包裹附有导电引脚的集合组件,包封层具有用于自动化吸取的上表平面和用于贴装的下表平面,所述的导电引脚弯折成型后的下表面与包封层的下表平面齐平。/n

【技术特征摘要】
1.一种集合式小型化贴片压敏电阻,包括压敏芯片、导电引脚以及包封层,其特征在于:所述的压敏芯片至少为2个,每个压敏芯片两侧均附有导电电极,所述的导电引脚的一端与导电电极焊接,所述的导电引脚的另一端弯折成型在同一水平面;焊接后,导电引脚分别置于相邻的两个压敏芯片之间以及最外侧压敏芯片的外侧,并与压敏芯片形成集合组件;所述的包封层包裹附有导电引脚的集合组件,包封层具有用于自动化吸取的上表平面和用于贴装的下表平面,所述的导电引脚弯折成型后的下表面与包封层的下表平面齐平。


2.如权利要求1所述的集合式小型化贴片压敏电阻,其特征在于:所述的压敏芯片为多晶半导体压敏芯片,多晶半导体压敏芯片为圆形、方形或等边多边形。


3.如权利要求1所述的集合式小型化贴片压敏电阻,其特征在于:所述的导电引脚与导电电极之间通过高温无铅焊料焊接。


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【专利技术属性】
技术研发人员:隋台中吴伟苏周路学亮葛金鑫郭庆超
申请(专利权)人:兴勤常州电子有限公司华为技术有限公司
类型:发明
国别省市:江苏;32

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