一种片上系统技术方案

本发明专利技术提供一种片上系统，包括微控制单元和现场可编程门阵列，其中，微控制单元包括系统总线，现场可编程门阵列包括总线接口及至少一个外部设备，总线接口与系统总线连接，至少一个外部设备，与总线接口连接。以此通过现场可编程门阵列的可编程特点，提高微控制单元的扩展性和通用性，降低设计难度和成本。

A system on chip

【技术实现步骤摘要】
一种片上系统
本专利技术的所公开实施例涉及片上系统设计领域，且更具体而言，涉及一种微控制单元与现场可编程门阵列的片上系统。
技术介绍
随着大数据、人工智能等技术的飞速发展，传统的MCU(MicrocontrollerUnit，微控制单元)单片机在计算性能和扩展上越来越难以满足日益庞大、多样化的数据处理需求，借助由FPGA(Field-ProgrammableGateArray，现场可编程门阵列)与MCU一起组成的片上系统来提升计算性能，已成为一个新的发展趋势。
技术实现思路
根据本专利技术的实施例，本专利技术提出一种片上系统，以解决MCU单片机不可扩展、通用性差的缺点，提高了MCU的扩展性和通用性，降低了设计难度和成本。为解决上述技术问题，本专利技术提供的一个技术方案为：提供一种片上系统，包括：微控制单元和现场可编程门阵列；其中，微控制单元包括系统总线；现场可编程门阵列包括：总线接口，与系统总线连接；至少一个外部设备，与总线接口连接。其中，系统总线包括低速系统总线和/或高速系统总线；总线接口包括低速总线接口和/或高速总线接口；至少一个外部设备包括至少一个低速外部设备和/或至少一个高速外部设备；其中，低速总线接口与低速系统总线连接；高速总线接口与高速系统总线连接；至少一个低速外部设备与低速总线接口连接；至少一个高速外部设备与高速总线接口连接。其中，低速总线接口包括：第一译码器，输入端与低速系统总线连接、第一输出端分别与至少一个低速外部设备连接，用于对微控制单元的地址存储空间进行分段，以将每个地址段映射到一个低速外部设备，以及用于根据微控制单元的地址信号生成控制信号；第一多路选择器，第一端与低速系统总线连接、第二端分别与至少一个低速外部设备连接、控制端与第一译码器的第二输出端连接，用于根据控制信号选择相应的低速外部设备。其中，高速总线接口包括：第二译码器，输入端与高速系统总线连接、第一输出端分别与至少一个高速外部设备连接，用于对微控制单元的地址存储空间进行分段，以将每个地址段映射到一个高速外部设备，以及用于根据微控制单元的地址信号生成控制信号；第二多路选择器，第一端与高速系统总线连接、第二端分别与至少一个高速外部设备连接、控制端与第二译码器的第二输出端连接，用于根据控制信号选择相应的高速外部设备。其中，微控制单元还包括：中断控制器，分别与至少一个外部设备连接，用于自至少一个外部设备接收中断请求，以响应并处理至少一个外部设备的中断请求。其中，至少一个外部设备中的每个包括设备控制器和设备功能电路，其中设备控制器与总线接口连接，设备功能电路，与设备控制器连接，设备控制器用于将设备功能电路映射到微控制单元的地址存储空间。其中，设备功能电路包括I2C功能电路、SPI功能电路和以太网功能电路中的至少一个。其中，设备控制器包括寄存器组，与系统总线连接，其中寄存器组被映射到微控制单元的地址存储空间。其中，微控制单元还包括第一时钟端口和第一复位端口；现场可编程门阵列还包括第二时钟端口和第二复位端口；其中，第一时钟端口和第二时钟端口输入相同的时钟信号；第一复位端口和所述第二复位端口输入相同的复位信号。其中，片上系统还包括：存储器，分别与微控制单元和现场可编程门阵列选择性连接，用作微控制单元或现场可编程门阵列的数据存储器和指令存储器。本专利技术的有益效果有：区别于现有技术，本专利技术提供的片上系统包括微控制单元及现场可编程门阵列，其中微控制单元包括系统总线，现场可编程门阵列包括总线接口及至少一个外部设备，总线接口与系统总线连接，至少一个外部设备与总线接口连接，以此通过现场可编程门阵列的可编程特点，提高微控制单元的扩展性和通用性，降低设计难度和成本。附图说明图1是本专利技术的片上系统的第一实施例的结构示意图；图2是本专利技术的片上系统的第二实施例的结构示意图；图3是本专利技术的片上系统的第三实施例的部分结构示意图；图4是本专利技术的片上系统的第四实施例的部分结构示意图；图5是本专利技术的片上系统的第五实施例的结构示意图；图6是本专利技术的片上系统中的外部设备的结构示意图。具体实施方式本说明书及权利要求书通篇中所用的某些用语指代特定部件。如所属领域的技术人员可以理解的是，电子设备制造商可利用不同名称来指代同一个部件。本文并非以名称来区分部件，而是以功能来区分部件。在以下说明书及权利要求书中，用语“包括”是开放式的限定词语，因此其应被解释为意指“包括但不限于…”。另外，用语“耦合”旨在意指间接电连接或直接电连接。因此，当一个装置耦合到另一装置时，则这种连接可以是直接电连接或通过其他装置及连接部而实现的间接电连接。如图1所示，为本专利技术的片上系统的第一实施例的结构示意图。该片上系统1包括微控制单元(MicrocontrollerUnit，MCU)10和现场可编程门阵列(FieldProgrammableGateArray，FPGA)20。其中，微控制单元10包括系统总线11，现场可编程门阵列20包括总线接口21及至少一个外部设备22。其中，系统总线11与总线接口21连接，每个外部设备22与总线接口21连接。具体地，系统总线11用于传送数据信息、地址信息、控制信息，因此一般的系统总线包括三种不同功能的总线，即数据总线、地址总线、控制总线。在本实施例中，系统总线11主要用于传送地址信息，因此，本专利技术实施例中的系统总线11为地址总线，当然在其他实施例中，系统总线11还可以为数据总线及控制总线。总线接口21为连接在总线上的设备与总线之间的连接电路。在本实施例中，通过现场可编程门阵列20包括与微控制单元10的系统总线11连接的总线接口21及与总线接口21连接的至少一个外部设备22，实现自由扩展微控制单元10的外部设备，满足不同应用领域的需求，提高微控制单元10的扩展性和通用性，降低设计难度和成本。请参见图2，为本专利技术的片上系统的第二实施例的结构示意图。基于上述实施例，在本实施例中，系统总线11包括低速系统总线111及高速系统总线112，总线接口21包括低速总线接口211及高速总线接口212，外部设备22包括至少一个低速外部设备221及至少一个高速外部设备222。其中，现场可编程门阵列20的低速总线接口211与微控制单元10的低速系统总线111连接，现场可编程门阵列20的高速总线接口212与微控制单元10的高速系统总线112连接。另外，外部设备22与总线接口21连接，具体地，低速外部设备221与低速总线接口211连接，高速外部设备222与高速总线接口212连接。需要说明的是，在实际设计时，为了不同的需求，在本专利技术的其他实施例中，系统总线11还可以包括低速系统总线111或高速系统总线112，相应地，至少一个外部设备22还可以包括至少一个低速外部设备221或至少一个高速外部设备222。为了简洁，在此不再对系统总线11包括低速系统总线111或系统总线11包括高速系统总线112进行详细说明。以上本文档来自技高网...

【技术保护点】
1.一种片上系统，其特征在于，包括微控制单元和现场可编程门阵列；/n其中，所述微控制单元包括系统总线；/n其中，所述现场可编程门阵列包括：/n总线接口，与所述系统总线连接；/n至少一个外部设备，与所述总线接口连接。/n

【技术特征摘要】
1.一种片上系统，其特征在于，包括微控制单元和现场可编程门阵列；
其中，所述微控制单元包括系统总线；
其中，所述现场可编程门阵列包括：
总线接口，与所述系统总线连接；
至少一个外部设备，与所述总线接口连接。


2.如权利要求1中所述的片上系统，其特征在于，
所述系统总线包括低速系统总线和/或高速系统总线；
所述总线接口包括低速总线接口和/或高速总线接口；
所述至少一个外部设备包括至少一个低速外部设备和/或至少一个高速外部设备；
其中，所述低速总线接口与所述低速系统总线连接；所述高速总线接口与所述高速系统总线连接；
所述至少一个低速外部设备与所述低速总线接口连接；所述至少一个高速外部设备与所述高速总线接口连接。


3.如权利要求2中所述的片上系统，其特征在于，
所述低速总线接口包括：
第一译码器，输入端与所述低速系统总线连接、第一输出端分别与所述至少一个低速外部设备连接，用于对所述微控制单元的地址存储空间进行分段，以将每个地址段映射到一个低速外部设备，以及用于根据所述微控制单元的地址信号生成控制信号；
第一多路选择器，第一端与所述低速系统总线连接、第二端分别与所述至少一个低速外部设备连接、控制端与所述第一译码器的第二输出端连接，用于根据所述控制信号选择相应的低速外部设备。


4.如权利要求2中所述的片上系统，其特征在于，
所述高速总线接口包括：
第二译码器，输入端与所述高速系统总线连接、第一输出端分别与所述至少一个高速外部设备连接，用于对所述微控制单元的地址存储空间进行分段，以将每个地址段映射到一个高速外部设备，以及用于根据所述微控制单元的地址信号生成控制信号；
第二多路选择...

【专利技术属性】
技术研发人员：刘锴，崔明章，马得尧，李锋，杜金凤，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：广东;44