超结器件结构制造技术

本实用新型专利技术提供了一种超结器件结构，包括：第一导电类型的半导体衬底；第一导电类型的外延层，形成于半导体衬底上；第二导电类型的多个柱结构，形成于外延层中，且沿外延层的厚度方向延伸；多个柱结构在外延层中沿平行于半导体衬底表面的方向排列；多个第二导电类型的耐压增强区，位于外延层中；耐压增强区位于相邻的两个柱结构之间的外延层底部，且多个耐压增强区在平行于外延层表面的方向上间隔排列。本实用新型专利技术通过在柱结构之间的外延层底部形成耐压增强区，优化纵向电场分布，提高超结器件耐压特性；且通过设置间隔排列的耐压增强区，确保了超结器件具有较低的导通电阻。

【技术实现步骤摘要】
超结器件结构
本技术涉及半导体集成电路制造领域，特别是涉及一种超结器件结构。
技术介绍
超结器件(superjunction)在当前的电力电子
中具有举足轻重的地位，是一种极具应用前景的功率器件。由于超结器件兼具极高的耐压能力和优异的导电能力，对于超结器件的研究与开发正成为本领域的热点。目前，超结器件的高耐压特性是超结器件研究与开发的重要方向之一。当超结器件处于关断状态时，在衬底中横向交替的p区和n区通过横向水平电场的电荷平衡形成耗尽层，从而实现超结器件的高耐压特性。基于上述原理，为了得到具有高耐压特性的超结器件，作为p区的p柱越深，交替的p区和n区越深，超级器件的耐压越高。然而，p柱的形成需要通过深沟槽刻蚀及深沟槽外延填充等高难度工艺制程。深沟槽刻蚀及外延填充都存在其工艺极限，随着沟槽深度增加，刻蚀及外延填充的难度也随之增加，工艺窗口不断减小；且沟槽深度过深还会引发晶圆翘曲等其他问题。现有的刻蚀及外延填充工艺已难以满足随着产品升级而不断增加的p柱深度。如何在不增加p柱深度的条件下提高超结器件的耐压特性将是解决该问题的新思路。因此，有必要提出一种新的超结器件结构，解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种超结器件结构，用于解决在不增加p柱深度的条件下提高超结器件的耐压特性的问题。为实现上述目的及其它相关目的，本技术提供了一种超结器件结构，包括：第一导电类型的半导体衬底；第一导电类型的外延层，位于所述半导体衬底上；r>第二导电类型的多个柱结构，位于所述外延层中，且沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列；多个第二导电类型的耐压增强区，位于所述外延层中；所述耐压增强区位于相邻的两个所述柱结构之间的所述外延层的下部，且多个所述耐压增强区在平行于所述外延层表面的方向上间隔排列。作为本技术的一种优选方案，形成所述外延层、所述柱结构及所述耐压增强区的材料包含硅。作为本技术的一种优选方案，多个所述柱结构的宽度相同。作为本技术的一种优选方案，多个所述柱结构在所述外延层中等间距排列。作为本技术的一种优选方案，多个所述耐压增强区的大小相同。作为本技术的一种优选方案，多个所述耐压增强区排列为等间距的点阵，在所述外延层中沿所述柱结构的排列方向等间距排列，且沿垂直于所述柱结构的排列方向等间距排列。作为本技术的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。作为本技术的一种优选方案，所述超结器件结构还包括：阱区，位于所述外延层内，且位于所述柱结构的顶部；栅氧化层，位于所述外延层的上表面；多晶硅栅，位于所述栅氧化层的上表面；源区，位于所述阱区内；接触区，位于所述阱区内；层间电介质层，位于所述多晶硅栅的表面及侧壁。作为本技术的一种优选方案，所述超结器件结构还包括：正面金属电极，位于所述阱区和所述层间电介质层的表面；背面金属电极，位于所述半导体衬底远离所述外延层的表面。如上所述，本技术提供一种超结器件结构，通过在柱结构之间的外延层底部形成耐压增强区，优化纵向电场分布，提高超结器件耐压特性；且通过设置间隔排列的耐压增强区，确保了超结器件具有较低的导通电阻。附图说明图1显示为本技术实施例一中提供的超结器件结构的截面示意图。图2显示为本技术实施例一中耐压增强区在外延层内排列阵列的俯视图。图3显示为本技术实施例一中提供的超结器件结构的截面示意图。图4显示为现有技术中超结器件关断时的耗尽区范围示意图。图5显示为本技术实施例一中超结器件关断时的耗尽区范围示意图。元件标号说明101半导体衬底102外延层103耐压增强区104柱结构105阱区106栅氧化层107多晶硅栅108源区109接触区110层间电介质层111正面金属电极112背面金属电极具体实施方式以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其它优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。实施例一请参阅图1至图5，本技术提供了一种超结器件结构，包括：第一导电类型的半导体衬底101；第一导电类型的外延层102，形成于所述半导体衬底101上；第二导电类型的多个柱结构104，形成于所述外延层102中，且沿所述外延层102的厚度方向延伸；多个所述柱结构104在所述外延层102中沿平行于所述半导体衬底101表面的方向排列；第二导电类型的耐压增强区103，形成于所述外延层102中；所述耐压增强区103位于相邻的两个所述柱结构104之间的所述外延层102的下部。作为示例，如图1所示，所述半导体衬底101包含硅衬底。可选地，所述半导体衬底101为n型硅衬底。在本技术的其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。所述外延层102为硅材料，具有与所述半导体衬底101相同的第一导电类型，即n型。所述外延层102的厚度范围可选为介于10微米至60微米之间，可以根据超结器件的设计需求进行变动。所述柱结构104的材料包括硅。所述柱结构104为多个，多个所述柱结构104具有相同宽度，并在所述外延层102内等间距排列，如图1和图2所示。所述耐压增强区103位于相邻的两个所述柱结构104之间的所述外延层102的下部。具体地，所述耐压增强区103形成于所述外延层102中靠近所述半导体衬底101的区域，即埋设于所述外延层102中，且所述耐压增强区103到所述半导体衬底101的距离小于所述柱结构104到所述半导体衬底101的距离。所述耐压增强区103可以通过分层外延及离子注入的工艺得到，本技术对于所述耐压增强区103的形成方法不作限定。需要指出的是，在图1中仅展示了一个所述耐压增强区103，实际多个所述耐压增强区103可以沿水平方向排列为阵列。如图2所示，是图1中所述外延层102上方看的俯视图，展示了由四个所述柱结构104排列成的等间距的阵列。而在实际的超结器件中，一般由数百至数千个所述柱结构104排成等间距的阵列。由本文档来自技高网...

【技术保护点】
1.一种超结器件结构，其特征在于，包括：/n第一导电类型的半导体衬底；/n第一导电类型的外延层，位于所述半导体衬底上；/n第二导电类型的多个柱结构，位于所述外延层中，且沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列；/n多个第二导电类型的耐压增强区，位于所述外延层中；所述耐压增强区位于相邻的两个所述柱结构之间的所述外延层的下部，且多个所述耐压增强区在平行于所述外延层表面的方向上间隔排列。/n

【技术特征摘要】
1.一种超结器件结构，其特征在于，包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，位于所述半导体衬底上；
第二导电类型的多个柱结构，位于所述外延层中，且沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列；
多个第二导电类型的耐压增强区，位于所述外延层中；所述耐压增强区位于相邻的两个所述柱结构之间的所述外延层的下部，且多个所述耐压增强区在平行于所述外延层表面的方向上间隔排列。


2.根据权利要求1所述的一种超结器件结构，其特征在于，多个所述柱结构的宽度相同。


3.根据权利要求1所述的一种超结器件结构，其特征在于，多个所述柱结构在所述外延层中等间距排列。


4.根据权利要求1所述的一种超结器件结构，其特征在于，多个所述耐压增强区的大小相同。


5.根据权利要求1所述的一种超结器件结构，其特征在于，多个所述耐压...

【专利技术属性】
技术研发人员：柴展，罗杰馨，薛忠营，徐大朋，
申请(专利权)人：上海功成半导体科技有限公司，
类型：新型
国别省市：上海;31