功率MOS器件及其制造方法技术

本发明专利技术涉及一种功率MOS器件及其制造方法。所述功率MOS器件包括半导体衬底，半导体衬底的第一表面具有外延层，所述外延层中包括漂移区以及位于所述漂移区上的阱区和源区，半导体衬底的第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。通过设置导电插塞，不需要将半导体衬底过于减薄即可达到降低导通电阻的效果，有助于在降低功率MOS器件的导通电阻的同时提高器件可靠性。

【技术实现步骤摘要】
功率MOS器件及其制造方法
本专利技术涉及半导体
，尤其涉及一种功率MOS器件及其制造方法。
技术介绍
功率MOS器件与普通MOS器件相比，增加了低掺杂的漂移区，让电压的一部分降落在漂移区上，可以提高器件抵抗沟道传统击穿、栅氧化层击穿、结击穿的能力，因而具有更佳的耐高压性能，在中高压以及高压领域应用广泛。理想的功率MOS器件应具有较低的导通电阻和较高的击穿电压，其中导通电阻不仅与漂移区有关，还与半导体衬底的电阻有关，现有功率MOS器件在制作时，将半导体衬底减薄以降低电阻，并以减薄后的半导体衬底作为器件的漏区，在漏区的背面形成背面金属层作为漏极。但是，半导体衬底的减薄幅度过大会影响器件的可靠性，通常需至少保留六十微米以上的衬底厚度，这使得半导体衬底的电阻在导通电阻的构成中仍然占据较大比例，并使得功率MOS器件的导通电阻仍然较大，而阻碍了器件性能的提高。
技术实现思路
为了降低功率MOS器件的导通电阻以提高器件的性能，本专利技术提供了一种功率MOS器件及其制造方法。根据本专利技术的一方面，提供一种功率MOS器件，所述功率MOS器件包括半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面具有外延层，所述外延层包括漂移区以及位于所述漂移区上的阱区和源区，所述第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。可选的，所述漏极金属层与所述导电插塞电接触。可选的，所述导电插塞沿厚度方向贯穿所述半导体或不贯穿所述半导体衬底。可选的，所述半导体衬底为掺杂或者非掺杂的硅衬底。可选的，所述半导体衬底中设置有至少两个所述导电插塞。可选的，所述导电插塞的材料包括单质金属、合金、导电氧化物、金属硅化物、金属氮化物中的至少一种。可选的，所述功率MOS器件为沟槽MOS器件，所述沟槽MOS器件具有位于所述外延层中的沟槽以及位于所述沟槽内的栅极结构。可选的，位于所述沟槽内的栅极结构包括：位于所述沟槽内底部的屏蔽电极和位于所述屏蔽电极上方的栅极，所述屏蔽电极和所述外延层之间设置有底部氧化层，所述屏蔽电极和所述栅极之间设置有极间氧化层，所述栅极和所述外延层之间设置有栅极氧化层，所述栅极的深度大于所述阱区的深度。可选的，所述沟槽MOS器件为N型器件，所述外延层具有N型轻掺杂，所述阱区为P阱，所述源区具有N型重掺杂。根据本专利技术的另一方面，提供一种上述功率MOS器件的制造方法，所述制造方法包括以下步骤：提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面为设置所述外延层的一侧；在所述半导体衬底的第二表面打孔，并在所形成的孔中填充导电材料，以形成导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率；以及，在所述第二表面形成漏极金属层。可选的，所述漏极金属层从所述第二表面一侧覆盖所述导电插塞。可选的，在所述半导体衬底的第二表面打孔之前，还包括：从所述第二表面一侧减薄所述半导体衬底至设定厚度。本专利技术提供的功率MOS器件包括半导体衬底，所述半导体衬底的第一表面具有外延层，外延层中包括有漂移区以及位于所述漂移区上的阱区和源区，所述所述半导体衬底的第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。通过设置导电插塞，不需要将半导体衬底过于减薄即可达到降低导通电阻的效果，有助于在降低功率MOS器件的导通电阻的同时提高器件可靠性。本专利技术提供的功率MOS器件的制造方法，其中，利用打孔工艺和填孔工艺从第二表面一侧在半导体衬底中形成了上述导电插塞，并在第二表面形成漏极金属层，形成所述导电插塞的过程不影响功率MOS器件在半导体衬底的第一表面一侧的工艺，可操作性强，且不需要将半导体衬底过于减薄即可达到降低衬底电阻的效果，有助于在降低器件的导通电阻的同时提高器件可靠性，从而有利于提高功率MOS器件的综合性能。附图说明图1是本专利技术一实施例的功率MOS器件的导通电阻的简化模型。图2是本专利技术一实施例的功率MOS器件的结构示意图。图3是本专利技术另一实施例在半导体衬底中设置的导电插塞的位置示意图。附图标记说明：100-半导体衬底；100a-第一表面；100b-第二表面；200-屏蔽电极连接区；300-栅极连接区；110-外延层；120-阱区；130-源区；140-层间介质层；151-屏蔽电极；152-栅极；153-底部氧化层；154-极间氧化层；155-栅极氧化层；160-漏极金属层；101-沟槽；102-接触孔；103-导电插塞。具体实施方式以下结合附图和具体实施例对本专利技术的功率MOS器件及其制造方法作进一步详细说明。根据下面的说明，本专利技术的优点和特征将更清楚。需说明的是，在下文的描述中，给出了诸多具体的细节和数值以便提供对本专利技术更为彻底的理解，然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施，在其它的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本专利技术实施例中的功率MOS器件均具有半导体衬底，所述半导体衬底例如是硅半导体衬底或绝缘体上硅(SOI)半导体衬底等，半导体衬底的材料还可以包括锗、锗化硅、碳化硅、砷化镓、镓化铟或其他Ⅲ、Ⅴ族化合物。图1是本专利技术一实施例的功率MOS器件的导通电阻的简化模型。参照图1，功率MOS器件的漂移区、阱区和源区位于半导体衬底的一侧，半导体衬底作为漏区，漏极位于半导体衬底的另一侧，另外在阱区和漂移区之间还形成有电荷聚集区(更具体的为在器件导通时于栅极侧面的外延层中形成的表面电荷积累层的区域)，在所述功率MOS器件导通时，栅极和源极S(连接源区)之间的电压Vgs大于开启电压，漏极D和源极S之间施加电压Vds，所形成的漏源电流Ids为导通电流，漏源之间的导通电阻Rd可以用式(1)表示：Rd＝Rs+Rch+Racc+Repi+Rsubs(1)其中，Rs为源区电阻，Rch为阱区内沟道的电阻，Racc为电荷聚集区电阻，Repi为漂移区电阻，Rsubs为半导体衬底的电阻。式(1)所示的功率MOS器件的导通电阻Rd中，Rs、Rch、Racc的占比较小，而占比较大的是Repi和Rsubs。进一步比较Repi和Rsubs，由于漂移区的厚度一般在几个微米，而半导体衬底的厚度至少在几十微米，半导体衬底的电阻Rsubs在导通电阻Rd中的占比更大。为了降低导通电阻Rd，降低半导体衬底的电阻Rsubs可以起到更显著的效果，但是，半导体衬底的厚度过低会影响功率MOS器件的可靠性，通常需要将半导体衬底的厚度维持在60微米以上。为了降低功率MOS器件的导通电阻，同时不影响器件的可靠性以及避免对器件的漂移区、阱区等半导体本文档来自技高网...

【技术保护点】
1.一种功率MOS器件，其特征在于，包括半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面具有外延层，所述外延层中包括漂移区以及位于所述漂移区上的阱区和源区，所述第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。/n

【技术特征摘要】
1.一种功率MOS器件，其特征在于，包括半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面具有外延层，所述外延层中包括漂移区以及位于所述漂移区上的阱区和源区，所述第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。


2.如权利要求1所述的功率MOS器件，其特征在于，所述漏极金属层与所述导电插塞电接触。


3.如权利要求1所述的功率MOS器件，其特征在于，所述导电插塞沿厚度方向贯穿所述半导体衬底或不贯穿所述半导体衬底。


4.如权利要求3所述的功率MOS器件，其特征在于，所述半导体衬底为掺杂或者非掺杂的硅衬底。


5.如权利要求1所述的功率MOS器件，其特征在于，所述半导体衬底中设置有至少两个所述导电插塞。


6.如权利要求1所述的功率MOS器件，其特征在于，所述导电插塞的材料包括单质金属、合金、导电氧化物、金属硅化物、金属氮化物中的至少一种。


7.如权利要求1至6任一项所述的功率MOS器件，其特征在于，所述功率MOS器件为沟槽MOS器件，所述沟槽MOS器件具有位于所述外延层中的沟槽以及位于所述沟槽内的栅极结构。


8.如权利要求7所述的...

【专利技术属性】
技术研发人员：宋金星，谢志平，
申请(专利权)人：中芯集成电路制造绍兴有限公司，
类型：发明
国别省市：浙江;33