一种高压多次外延型超结MOSFET的结构制造技术

本实用新型专利技术属于半导体器件的制造技术领域，涉及一种高压多次外延型超结MOSFET的结构，超结器件单元包括第一导电类型第一外延层及第一导电类型衬底，在第一导电类型第一外延层上设有第一导电类型第二外延层，第一导电类型第二外延层内设有第二导电类型体区，在第二导电类型体区下方设有第二导电类型柱，第二导电类型柱从第二导电类型体区底部穿过第一导电类型第二外延层延伸至第一导电类型第一外延层内，且第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm；本实用新型专利技术通过多次外延工艺，生长两种不同电阻率的外延层，通过调整P型柱深入N型第一外延层的深度、调整N型第一外延层和N型第二外延层的电阻率和厚度，可以实现更高的耐压能力。

The structure of a high voltage multiple epitaxial super junction MOSFET

【技术实现步骤摘要】
一种高压多次外延型超结MOSFET的结构
本技术涉及一种超结MOSFET结构，具体是一种高压多次外延型超结MOSFET的结构，属于半导体器件的制造

技术介绍
传统功率MOSFET器件的导通电阻主要由漂移区的长度和掺杂浓度决定，漂移区的长度越小，导通电阻越小，漂移区的掺杂浓度越高，导通电阻越小。然而这两方面的改变会导致器件的击穿电压降低，因此导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制。超结结构的出现打破了这种限制。超结结构是由交替排列的P型柱和N型柱代替N型漂移区，器件的耐压主要由P型柱的长度和电荷总量决定，P型柱的长度越大，击穿电压越高，然而工艺能力的限制，超结的P型柱也不能无限长，因此，耐压能力也受到限制，对于超高压功率MOSFET器件，目前难以达到。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种高压多次外延型超结MOSFET的结构及制造方法，通过外延工艺，生长两种不同电阻率的外延层，通过调整P型柱深入N型第一外延层的深度、调整N型第一外延层和N型第二外延层的电阻率和厚度，可以实现更高的耐压能力。为实现以上技术目的，本技术的技术方案是：一种高压多次外延型超结MOSFET的结构，包括若干个相互并联的超结器件单元，所述超结器件单元包括第一导电类型第一外延层及位于第一导电类型第一外延层下方的第一导电类型衬底，其特征在于，在所述第一导电类型第一外延层上设有多次外延形成的第一导电类型第二外延层，所述第一导电类型第二外延层内设有第二导电类型体区，在所述第二导电类型体区下方设有多次外延第二导电类型柱，所述多次外延第二导电类型柱从第二导电类型体区底部穿过第一导电类型第二外延层延伸至第一导电类型第一外延层内，且多次外延第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm。进一步地，所述第一导电类型第一外延层的电阻率大于第一导电类型第二外延层的电阻率。进一步地，所述第一导电类型第一外延层的电阻率为1ohm-300ohm，厚度为2μm~700μm。进一步地，所述第二导电类型体区内设有第一导电类型源区，所述第二导电类型体区上方设有栅氧化层、位于栅氧化层上的导电多晶硅、包围所述栅氧化层、导电多晶硅的绝缘介质层及源极金属，所述源极金属分别与第一导电类型源区、第二导电类型体区接触。为了进一步地实现以上技术目的，本技术还提出一种高压多次外延型超结MOSFET的结构的制作方法，包括若干个相互并联的超结器件单元，其特征是，所述超结器件单元的制作方法包括如下步骤：第一步：选取第一导电类型硅衬底，作为第一导电类型衬底，采用外延工艺，在第一导电类型衬底上表面生长一层第一导电类型第一外延层；第二步：通过第一光刻板的遮挡下，在所述第一导电类型第一外延层表面注入第二导电类型杂质，形成未扩散的第二导电类型层；第三步：在器件表面继续生长一层薄的第一导电类型第二外延层；通过第一光刻板的遮挡下，在薄的第一导电类型第二外延层的表面注入第二导电类型杂质，形成未扩散的第二导电类型层；第四步：重复第三步若干次，最后再生长一层第一导电类型顶层外延层，若干层薄的第一导电类型第二外延层和第一导电类型顶层外延层共同构成了第一导电类型第二外延层；所述第一导电类型第一外延层的电阻率大于第一导电类型第二外延层的电阻率；第五步：对第一导电类型第二外延层注入的第二导电类型杂质离子进行高温退火，在第一导电类型第二外延层内形成多次外延第二导电类型柱，所述多次外延第二导电类型柱深入到第一导电类型第一外延层内的深度不超过μm；第六步：通过第二光刻板的遮挡，在第一导电类型顶层外延层表面注入第二导电类型杂质，并高温推阱，在第一导电类型第二外延层内形成第二导电类型体区；第七步：在第一导电类型第二外延层上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层及位于栅氧化层上的栅极多晶硅；第八步：在第三光刻板的遮挡下，在第二导电类型体区表面注入第一导电类型离子，并高温推阱，在第二导电类型体区内形成第一导电类型源区；第九步：在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；第十步：在金属接触通孔内淀积金属，得到源极金属，在第一导电类型衬底的下表面形成漏极金属。进一步地，所述超结MOSFET的结构包括N型功率半导体器件的超结结构和P型功率半导体器件的超结结构，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，第一导电类型为P型，第二导电类型为N型。进一步地，所述超结MOSFET的结构包括IGBT器件和MOSFET器件。进一步地，所述多次外延第二导电类型柱深度大于40μm。本技术具有以下优点：1）本技术在现有超结结构的基础上，将外延层分为N型第一外延层和N型第二外延层，且N型第一外延层电阻率大于N型第二外延层的电阻率，根据所需要实现的不同电压对N型第一外延层和N型第二外延层进行不同电阻率和厚度的组合，形成超结MOS的EPI结构；当器件耐压时，N型第二外延层主要用与P型柱形成超结结构，实现横向完全耗尽；N型第一外延层的电阻率大于N型第二外延层的电阻率，用于实现更高耐压能力，可以根据要实现的电压进行电阻率及厚度的调整，第一外延层的电阻率范围1ohm-300ohm，厚度2μm-700μm；通过调整N型第二外延层内P杂质离子的注入剂量和能量，进而调整P型柱深入N型第一外延层的深度，当P型柱深入N型第一外延层距离为0μm，这时耐压能力最高，超过0μm后耐压能力成抛物线降低，如果超过5μm电荷平衡失衡，电压会陡变降低，由于工艺一致性的原因，考虑片内一致性，一般工艺实现时P型柱控制在深入N型第一外延层的深度约为2.5μm；2）本技术的超结结构可以实现600V~6500V耐压能力；其制造方法与现有工艺兼容，不需要增加额外的开发成本。附图说明附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本技术，但并不构成对本技术的限制。在附图中：图1为现有技术超结MOSFET元胞结构的剖视结构示意图。图2为本技术实施例1形成N型第一外延层的剖视结构示意图。图3为本技术实施例1在N型第一外延层内形成P型层的剖视结构示意图。图4为本技术实施例1在薄的N型第二外延层内形成P型层的剖视结构示意图。图5为本技术实施例1形成N型第二外延层的剖视结构示意图。图6为本技术实施例1形成P型柱的剖视结构示意图。图7为本技术实施例1超结MOSFET元胞结构的剖视结构示意图。附图标记说明：1、N型衬底；2、N型第一外延层；3、N型第二外延层；31、薄的N型第二外延层；32、N型顶层外延层；4、P型体区；5、N型源区；本文档来自技高网...

【技术保护点】
1.一种高压多次外延型超结MOSFET的结构，包括若干个相互并联的超结器件单元，所述超结器件单元包括第一导电类型第一外延层（2）及位于第一导电类型第一外延层（2）下方的第一导电类型衬底（1），其特征在于，在所述第一导电类型第一外延层（2）上设有多次外延形成的第一导电类型第二外延层（3），所述第一导电类型第二外延层（3）内设有第二导电类型体区（4），在所述第二导电类型体区（4）下方设有多次外延第二导电类型柱（6），所述多次外延第二导电类型柱（6）从第二导电类型体区（4）底部穿过第一导电类型第二外延层（3）延伸至第一导电类型第一外延层（2）内，且多次外延第二导电类型柱（6）深入到第一导电类型第一外延层（2）内的深度不超过5μm；所述第一导电类型第一外延层（2）的电阻率大于第一导电类型第二外延层（3）的电阻率。/n

【技术特征摘要】
1.一种高压多次外延型超结MOSFET的结构，包括若干个相互并联的超结器件单元，所述超结器件单元包括第一导电类型第一外延层（2）及位于第一导电类型第一外延层（2）下方的第一导电类型衬底（1），其特征在于，在所述第一导电类型第一外延层（2）上设有多次外延形成的第一导电类型第二外延层（3），所述第一导电类型第二外延层（3）内设有第二导电类型体区（4），在所述第二导电类型体区（4）下方设有多次外延第二导电类型柱（6），所述多次外延第二导电类型柱（6）从第二导电类型体区（4）底部穿过第一导电类型第二外延层（3）延伸至第一导电类型第一外延层（2）内，且多次外延第二导电类型柱（6）深入到第一导电类型第一外延层（2）内的深度不超过5μm；所述第一导电类型第一外延...

【专利技术属性】
技术研发人员：薛璐，王颖菲，张海涛，
申请(专利权)人：无锡紫光微电子有限公司，
类型：新型
国别省市：江苏;32