半导体装置以及电力变换装置制造方法及图纸

本发明专利技术涉及具有沟槽栅的半导体装置，具备：第1半导体层；第1半导体区域，选择性地设置于第1半导体层的上层部；半导体区域，与第1半导体区域相接地设置；第3半导体区域，与第1及第2半导体区域的底面相接地设置；栅沟槽，在厚度方向贯通第1及第3半导体区域而到达第1半导体层内；电场缓和区域，与栅沟槽的底部相接；以及连接层，以与第2方向上的至少一方的沟槽侧壁相接的方式在第1半导体层内隔开间隔而设置有多个，对电场缓和区域和第3半导体区域进行电连接，其中，所述第2方向和与栅沟槽的延伸方向平行的第1方向垂直，连接层沿着第1方向相互隔离地设置有多个。

Semiconductor devices and power conversion devices

【技术实现步骤摘要】
【国外来华专利技术】半导体装置以及电力变换装置
本专利技术涉及半导体装置，特别涉及具有沟槽栅的半导体装置。
技术介绍
在电力电子设备中，作为切换用于驱动电动马达等负载的电力供给的执行和停止的单元，使用硅IGBT(InsulatedGateBipolarTransistor，绝缘栅双极晶体管)以及MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)等开关器件。在设想用作电力用半导体装置的开关器件中，采用纵型构造的MOSFET(纵型MOSFET)以及IGBT(纵型IGBT)的情形多。例如，在纵型MOSFET中，根据其栅构造，可以举出平面(planer)型以及沟槽型(沟槽栅型)等。在第1导电类型(n型)的漂移层的活性区域形成有作为槽部的栅沟槽的沟槽栅型MOSFET中，在其构造上，在截止时对栅沟槽底面的栅绝缘膜施加高电场，而有在栅沟槽底面中栅绝缘膜破坏的可能性。针对该问题，在例如专利文献1中，采用通过以覆盖栅沟槽底面的方式设置第2导电类型(p型)的电场缓和区域(保护扩散层)，缓和对栅沟槽底面的栅绝缘膜施加的电场的结构。进而，在专利文献1中，在偏离角(offangle)大的沟槽侧壁面设置第2基极区域，将保护扩散层与接地电位连接。根据该构造，在开关时从保护扩散层朝向漂移层延伸的耗尽层的应答变得良好，能够降低开关损耗。另外，在专利文献2中，公开了通过设置以在与栅沟槽的延伸方向垂直的方向延伸的方式设置，并与多个栅沟槽的侧面以及底面相接的p型深(deep)层，缓和沟槽底部中的电场集中的结构。现有技术文献专利文献专利文献1：国际公开第2014/122919号专利文献2：日本特开2009-302436号公报
技术实现思路
然而，在专利文献1公开的结构中，存在在具有沟道迁移率最低的偏离角的结晶面设置有第2基极区域所引起的问题。首先，在沟道迁移率低的沟槽侧壁面全部形成有第2基极区域的情况下，沟道密度大幅降低，存在导致导通电阻的增大的可能性。其次，仅在沟道迁移率低的沟槽侧壁面的一部分设置有第2基极区域的情况下，形成沟道的其他沟槽侧壁面的沟道迁移率未必变得均匀。其原因为，在形成沟道的其他沟槽侧壁面之中，沟道迁移率低的沟槽侧壁面中的、一部分活性地存在的部分和沟道迁移率不低的沟槽侧壁面混合存在，沟道迁移率变得不均匀。其结果，由于向特定的沟道面的电流集中所致的开关器件的可靠性劣化以及阈值电压不均匀而存在导致动作特性的不稳定化的可能性。另外，在专利文献2公开的结构中，为了维持截止时的耐压，不得不高密度地配置相互隔开间隔地设置的p型深层，作为结果，沟道密度大幅降低，所以存在开关器件的导通电阻增大这样的问题。本专利技术是为了解决如上述的问题而完成的，其目的在于提供一种通过栅沟槽底面中的电场缓和实现可靠性的提高和动作特性的改善，并且维持低的导通电阻，且不会导致向特定的沟道面的电流集中以及阈值电压的变动的半导体装置。本专利技术所涉及提供一种半导体装置，具备：第1导电类型的第1半导体层；第1导电类型的第1半导体区域，选择性地设置于所述第1半导体层的上层部；第2导电类型的第2半导体区域，在所述第1半导体层的上层部与所述第1半导体区域相接地设置；第2导电类型的第3半导体区域，与所述第1及第2半导体区域的底面相接地设置；栅沟槽，以在厚度方向贯通所述第1及第3半导体区域的方式设置有多个，其底面到达所述第1半导体层内；第2导电类型的电场缓和区域，以与所述栅沟槽的底部相接的方式设置；层间绝缘膜，在所述第1及第2半导体区域的上方具有触点开口部；连接层，以与和与所述栅沟槽的延伸方向平行的第1方向垂直的第2方向上的至少一方的沟槽侧壁相接的方式在所述第1半导体层内隔开间隔而设置有多个，对所述电场缓和区域和所述第3半导体区域进行电连接；第1主电极，覆盖所述层间绝缘膜上面，并且埋入于所述触点开口部内；以及第2主电极，设置于所述第1半导体层的与设置有所述第1主电极的一侧相反的主面侧，所述连接层沿着所述第1方向相互隔离地设置有多个。根据本专利技术所涉及的半导体装置，通过以与栅沟槽的底面相接的方式设置电场缓和区域，能够缓和在半导体装置是截止状态时施加到栅沟槽底面的电场。另外，通过连接层对电场缓和区域和第3半导体区域进行电连接，所以由电场缓和区域和第1半导体层形成的pn结的充放电用的电流路径被确保，能够降低开关损耗。附图说明图1是示意地示出本专利技术所涉及的半导体装置整体的上表面结构的俯视图。图2是示出本专利技术所涉及的实施方式1的半导体装置的结构的俯视图。图3是示出本专利技术所涉及的实施方式1的半导体装置的结构的剖面图。图4是示出本专利技术所涉及的实施方式1的半导体装置的结构的剖面图。图5是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图6是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图7是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图8是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图9是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图10是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图11是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图12是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图13是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图14是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图15是示出本专利技术所涉及的实施方式1的半导体装置的制造工序的剖面图。图16是示出本专利技术所涉及的实施方式1的半导体装置的变形例的结构的俯视图。图17是示出本专利技术所涉及的实施方式1的半导体装置的变形例的结构的剖面图。图18是示出本专利技术所涉及的实施方式1的半导体装置的变形例的结构的剖面图。图19是示出本专利技术所涉及的实施方式1的半导体装置的变形例的制造工序的剖面图。图20是示出本专利技术所涉及的实施方式1的半导体装置的变形例的结构的俯视图。图21是示出本专利技术所涉及的实施方式1的半导体装置的变形例的结构的俯视图。图22是示出本专利技术所涉及的实施方式1的半导体装置的变形例的结构的俯视图。图23是示出本专利技术所涉及的实施方式2的半导体装置的结构的俯视图。图24是示出本专利技术所涉及的实施方式2的半导体装置的结构的剖面图。图25是示出本专利技术所涉及的实施方式2的半导体装置的结构的剖面图。图26是示出本专利技术所涉及的实施方式2的半导体装置的变形例的结构的俯视图。图27是示出本专利技术所涉及的实施方式2的半导体装置的变形例的结构的剖面图。图28是示出本专利技术所涉及的实施方式2的半导体装置的变形例的结构的剖面图。本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：/n第1导电类型的第1半导体层；/n第1导电类型的第1半导体区域，选择性地设置于所述第1半导体层的上层部；/n第2导电类型的第2半导体区域，在所述第1半导体层的上层部与所述第1半导体区域相接地设置；/n第2导电类型的第3半导体区域，与所述第1半导体区域及所述第2半导体区域的底面相接地设置；/n栅沟槽，以在厚度方向贯通所述第1半导体区域及所述第3半导体区域的方式设置有多个，其底面到达所述第1半导体层内；/n第2导电类型的电场缓和区域，以与所述栅沟槽的底部相接的方式设置；/n层间绝缘膜，在所述第1半导体区域及所述第2半导体区域的上方具有触点开口部；/n连接层，以与和与所述栅沟槽的延伸方向平行的第1方向垂直的第2方向上的至少一方的沟槽侧壁相接的方式在所述第1半导体层内隔开间隔而设置有多个，对所述电场缓和区域和所述第3半导体区域进行电连接，；/n第1主电极，覆盖所述层间绝缘膜上面，并且埋入于所述触点开口部内；以及/n第2主电极，设置于所述第1半导体层的与设置有所述第1主电极的一侧相反的主面侧，/n所述连接层沿着所述第1方向相互隔离地设置有多个。/n

【技术特征摘要】
【国外来华专利技术】20170606 JP 2017-1113361.一种半导体装置，具备：
第1导电类型的第1半导体层；
第1导电类型的第1半导体区域，选择性地设置于所述第1半导体层的上层部；
第2导电类型的第2半导体区域，在所述第1半导体层的上层部与所述第1半导体区域相接地设置；
第2导电类型的第3半导体区域，与所述第1半导体区域及所述第2半导体区域的底面相接地设置；
栅沟槽，以在厚度方向贯通所述第1半导体区域及所述第3半导体区域的方式设置有多个，其底面到达所述第1半导体层内；
第2导电类型的电场缓和区域，以与所述栅沟槽的底部相接的方式设置；
层间绝缘膜，在所述第1半导体区域及所述第2半导体区域的上方具有触点开口部；
连接层，以与和与所述栅沟槽的延伸方向平行的第1方向垂直的第2方向上的至少一方的沟槽侧壁相接的方式在所述第1半导体层内隔开间隔而设置有多个，对所述电场缓和区域和所述第3半导体区域进行电连接，；
第1主电极，覆盖所述层间绝缘膜上面，并且埋入于所述触点开口部内；以及
第2主电极，设置于所述第1半导体层的与设置有所述第1主电极的一侧相反的主面侧，
所述连接层沿着所述第1方向相互隔离地设置有多个。


2.根据权利要求1所述的半导体装置，其中，
所述第1半导体层是碳化硅层，
所述第1半导体层在<11-20>方向具有比0度大的偏离角，
所述栅沟槽的侧壁面是(1-100)面或者(-1100)面。


3.根据权利要求1或者2所述的半导体装置，其中，
所述连接层以从所述栅沟槽的侧壁在所述第2方向延伸的方式设置，其所述第2方向的长度比相邻的栅沟槽之间的长度短。


4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
关于所述连接层，在所述第1方向相邻的连接层的配设间隔被设定为与所述栅沟槽的配设间隔相同或者其以上。


5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层具有：
第1连接层，以与所述栅沟槽相接的方式设置；以及
第2连接层，设置于比第1连接层远离所述栅沟槽的位置，
所述第1连接层的杂质浓度高于所述第2连接层的杂质浓度。


6.根据权利要求1至5中的任意一项所述的半导体装置，其中，
所述连接层的杂质浓度是1×1017cm-3以上且5×1019cm-3以下。


7.根据权利要求1至6中的任意一项所述的半导体装置，其中，
所述连接层的所述第1半导体层的厚度方向的长度是0.3μm以上。


8.根据权利要求1至7中的任意一项所述的半导体装置，其中，
关于所述连接层，所述第1连接层及所述第2连接层的导电类型是第2导电类型。


9.根据权利要求1至7中的任意一项所述的半导体装置，...

【专利技术属性】
技术研发人员：福井裕，菅原胜俊，八田英之，纐缬英典，田中梨菜，宫田祐辅，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP