一种谐振时钟电路制造技术

本发明专利技术公开了一种谐振时钟电路。该谐振时钟电路包括时钟驱动器、时钟网格、去耦电容和谐振电感单元，其中，所述谐振电感单元包括N个并联连接的谐振电感子单元，任一所述谐振电感子单元由传输门以及电感组成，所述传输门与所述电感串联连接，N为大于等于2的自然数。解决了现有技术中，谐振时钟电路中谐振频率无法调整的问题。

【技术实现步骤摘要】
一种谐振时钟电路
本专利技术涉及集成电路
，具体涉及一种谐振时钟电路。
技术介绍
随着集成电路技术的发展，芯片的规模越来越大，时钟网格日趋庞大带来了功耗和时钟偏斜的问题。LC谐振时钟的出现，较好的解决了功耗、时钟偏斜和抖动的问题，其谐振频率可以通过表示。根据时钟的注入锁定原理，其谐振频率越接近工作频率，时钟网格的功耗越低，时钟的性能越好。因此，谐振时钟的频率调整是当前面临的重要问题。
技术实现思路
有鉴于此，本专利技术实施例提供了一种谐振时钟电路，以解决现有技术中，谐振时钟电路中谐振频率无法调整的问题。本专利技术实施例提供了一种谐振时钟电路，包括：时钟驱动器、时钟网格、去耦电容和谐振电感单元，其中，所述谐振电感单元包括N个并联连接的谐振电感子单元，任一所述谐振电感子单元由传输门以及电感组成，所述传输门与所述电感串联连接，N为大于等于2的自然数。可选地，当N＝2时，所述谐振电感单元包括第一谐振电感子单元和第二谐振电感子单元，所述第一谐振电感子单元和所述第二谐振电感子单元并联连接，所以第一谐振电感子单元包括第一传输门和第一电感，所述第一传输门和所述第一电感串联连接，所述第二谐振电感子单元包括第二传输门和第二电感，所述第二传输门和所述第二电感串联连接。可选地，在所述第一电感以及所述第二电感设置于半导体硅片上，所述第一电感以及所述第二电感设置于所述去耦电容的两侧。可选地，所述第一电感的一端与所述第一传输门的一端连接，所述第一传输门的另一端与所述时钟网格连接，所述第一电感的另一端与所述去耦电容连接，所述第二电感的一端与所述第二传输门的一端连接，所述第二传输门的另一端与所述时钟网格连接，所述第二电感的另一端与所述去耦电容连接。可选地，所述第一电感和/或所述第二电感采用单层或多层的螺旋电感。可选地，在N个并联连接的谐振电感子单元中，任一传输门的控制端还连接有电荷泵电路，所述电荷泵电路包括升压电荷泵和电平转换电路，用于对接收到控制信号进行电平转换。可选地，在连接于多个时钟网格的多个谐振时钟电路中，所述多个谐振时钟电路包含的多个电荷泵电路共用一个或多个升压电荷泵。本专利技术实施例还提供了一种谐振时钟电路，包括：时钟驱动器、时钟网格、去耦电容和谐振电感单元，其中，所述谐振电感单元由电荷泵电路、传输门以及电感组成，所述传输门与所述电感串联连接，所述传输门的控制端与所述电荷泵电路连接，其中，所述电荷泵电路包括升压电荷泵和电平转换电路，用于对传输门控制端接收到控制信号进行电平转换。可选地，所述电感采用单层或多层的螺旋电感。可选地，在连接于多个时钟网格的多个谐振时钟电路中，所述多个谐振时钟电路包含的多个电荷泵电路共用一个或多个升压电荷泵。本专利技术实施例通过时钟驱动器、时钟网格、去耦电容和谐振电感单元，其中，所述谐振电感单元包括N个并联连接的谐振电感子单元，任一所述谐振电感子单元由传输门以及电感组成，所述传输门与所述电感串联连接，N为大于或等于2的自然数的方式，解决了现有技术中，谐振时钟电路中谐振频率无法调整的问题。附图说明通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1示出了本专利技术实施例一种可选的谐振时钟电路的电路图；图2示出了本专利技术实施例一种可选的电感的连接示意图；图3示出了本专利技术实施例一种可选的传输门结构的示意图；图4示出了本专利技术实施例一种可选的传输门与升压电荷泵以及电平转换电路的连接关系的示意图；图5示出了一种可选的连接于多个时钟网格的多个谐振时钟电路的示意图；图6示出了本专利技术实施例又一种可选的谐振时钟电路的电路图；图7示出了本专利技术实施例又一种可选的传输门与升压电荷泵以及电平转换电路的连接关系的示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例一根据本专利技术实施例，提供了一种谐振时钟电路，如图1所示，该谐振时钟电路包括：时钟驱动器Buffer、时钟网格Cmesh、去耦电容Cdecap和谐振电感单元1。谐振电感单元1包括2个并联连接的谐振电感子单元，第一谐振电感子单元11和第二谐振电感子单元12，第一谐振电感子单元11和第二谐振电感子单元12并联连接，所以第一谐振电感子单元11包括第一传输门S1和第一电感L1，第一传输门S1和第一电感L1串联连接，第二谐振电感子单元12包括第二传输门S2和第二电感L2，第二传输门S2和第二电感L2串联连接。需要说明是的，图1中以谐振电感单元包括2个并联连接的谐振电感子单元为例，对本专利技术进行说明，但本领域技术人员应当知晓，谐振电感单元可以包括更多的谐振电感子单元，例如：3个、4个，上述图1并不用作限定本专利技术。具体地，在本专利技术实施例中，通过调整传输门的导通和截止，可以调整谐振时钟电路的谐振频率。如图1所示，当第一传输门S1导通，第二传输门S2截止时，谐振时钟电路中电感L等于第一电感L1的电感值，即，L＝LL1；当第一传输门S1截止，第二传输门S2导通时，谐振时钟电路中电感L等于第二电感L2的电感值，即，L＝LL2；当第一传输门S1导通，第二传输门S2导通时，谐振时钟电感值L＝LL1*LL2/(LL1+LL2)。在专利技术实施例中，谐振时钟电路包括时钟驱动器、时钟网格、去耦电容和谐振电感单元，谐振电感单元包括N个并联连接的谐振电感子单元，通过传输门调整接入谐振时钟电路的电感，来调整谐振时钟电路的谐振频率，解决了现有技术中，谐振时钟电路中谐振频率无法调整的问题。在本专利技术的一些可选的实施方式中，如图2所示，在第一电感以及第二电感设置与半导体硅片上，第一电感以及第二电感设置于去耦电容的两侧。在本专利技术的一些可选的实施方式中，如图2所示，第一电感L1的一端与第一传输门S1的一端连接，第一传输门S1的另一端与时钟网格Cmesh连接，第一电感L1的另一端与去耦电容Cdecap连接，第二电感L2的一端与第二传输门S2的一端连接，第二传输门S2的另一端与时钟网格Cmesh连接，第二电感L2的另一端与去耦电容Cdecap连接。需要说明的是，将第一电感与第二电感设置在去耦电容的两侧，优化了电感的布局，减少了两个电感的磁场交叠，可以提升电感的品质因子。在本专利技术的一些可选的实施方式中，第一电感和/或第二电感采用单层或多层的螺旋电感。如图3所示，传输门即CMOS传输门(TransmissionGate)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。CMOS传输门由一个PMOS和一个NMOS管并联构成，PMOS和NMOS的控制信号相反，如图所示，当控制信号Vc为本文档来自技高网...

【技术保护点】
1.一种谐振时钟电路，其特征在于，包括：时钟驱动器、时钟网格、去耦电容和谐振电感单元，其中，所述谐振电感单元包括N个并联连接的谐振电感子单元，任一所述谐振电感子单元由传输门以及电感组成，所述传输门与所述电感串联连接，N为大于等于2的自然数。/n

【技术特征摘要】
1.一种谐振时钟电路，其特征在于，包括：时钟驱动器、时钟网格、去耦电容和谐振电感单元，其中，所述谐振电感单元包括N个并联连接的谐振电感子单元，任一所述谐振电感子单元由传输门以及电感组成，所述传输门与所述电感串联连接，N为大于等于2的自然数。


2.根据权利要求1所述的谐振时钟电路，其特征在于，当N＝2时，所述谐振电感单元包括第一谐振电感子单元和第二谐振电感子单元，所述第一谐振电感子单元和所述第二谐振电感子单元并联连接，所以第一谐振电感子单元包括第一传输门和第一电感，所述第一传输门和所述第一电感串联连接，所述第二谐振电感子单元包括第二传输门和第二电感，所述第二传输门和所述第二电感串联连接。


3.根据权利要求2所述的谐振时钟电路，其特征在于，在所述第一电感以及所述第二电感设置与半导体硅片上，所述第一电感以及所述第二电感设置于所述去耦电容的两侧。


4.根据权利要求3所述的谐振时钟电路，其特征在于，所述第一电感的一端与所述第一传输门的一端连接，所述第一传输门的另一端与所述时钟网格连接，所述第一电感的另一端与所述去耦电容连接，所述第二电感的一端与所述第二传输门的一端连接，所述第二传输门的另一端与所述时钟网格连接，所述第二电感的另一端与所述去耦电容连接...

【专利技术属性】
技术研发人员：李宗铭，赵增华，
申请(专利权)人：苏州芯算力智能科技有限公司，
类型：发明
国别省市：江苏;32