瞬态电压抑制元件制造技术

本实用新型专利技术提供瞬态电压抑制元件。瞬态电压抑制元件具备瞬态电压抑制电路，该瞬态电压抑制电路是利用布线部将多个瞬态电压抑制电路部连接而构成的。多个瞬态电压抑制电路部由多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部构成，该多个第1瞬态电压抑制电路部分别具有齐纳二极管与第1二极管的串联连接电路，该多个第2瞬态电压抑制电路部分别具有第2二极管。而且，第1瞬态电压抑制电路部与第2瞬态电压抑制电路部按照相互插补的关系被分散配置。另外，第1瞬态电压抑制电路部的至少一部分对称配置，第2瞬态电压抑制电路部的至少一部分对称配置。

Transient voltage suppressor

The utility model provides a transient voltage suppression element. The transient voltage suppression element has a transient voltage suppression circuit, which is composed of a plurality of transient voltage suppression circuit parts connected by wiring. A plurality of transient voltage suppression circuit parts are composed of a plurality of first transient voltage suppression circuit parts and a plurality of second transient voltage suppression circuit parts. The plurality of first transient voltage suppression circuit parts are respectively provided with a series connection circuit of Zener diode and the first diode, and the plurality of second transient voltage suppression circuit parts are respectively provided with a second diode. Furthermore, the first transient voltage suppression circuit section and the second transient voltage suppression circuit section are distributed in accordance with the mutual interpolation relationship. In addition, at least a part of the first transient voltage suppression circuit section is symmetrically disposed, and at least a part of the second transient voltage suppression circuit section is symmetrically disposed.

【技术实现步骤摘要】
【国外来华专利技术】瞬态电压抑制元件
本技术涉及保护电子电路免受由静电放电等形成的瞬态电压的瞬态电压抑制元件。
技术介绍
在专利文献1中示出具有二个外部连接端子的双向型的瞬态电压抑制元件。专利文献1中记载的瞬态电压抑制元件是具有瞬态电压抑制电路部、布线部、以及形成有外部连接端子的半导体基板的、沿着半导体基板的对置的2边而分别形成有外部连接端子的CSP型(ChipSizePackage：芯片尺寸封装)的瞬态电压抑制元件。专利文献1：日本特开2014-167870号公报就专利文献1所示的CSP型的瞬态电压抑制元件而言，在俯视半导体基板时，在二个外部连接端子之间形成瞬态电压抑制电路部。这里，CSP型的瞬态电压抑制元件无法使半导体基板比外部连接端子的总面积小。即，半导体基板需要至少比外部连接端子的总面积大。另一方面，在利用CSP型来构成端子间的电容为例如0.5pF以下的低电容的瞬态电压抑制元件的情况下，瞬态电压抑制电路部形成于半导体基板上的非常小的区域。即，在相对于半导体基板的面积，相对非常小的区域形成有瞬态电压抑制电路部。因此，存在没有有效地利用半导体基板的面积这样的问题。另外，在使瞬态电压抑制特性和高频特性不同的多种瞬态电压抑制元件商品化时，需要根据这些特性而独立地设计、制造瞬态电压抑制元件，因此存在低成本化很困难这样的问题。
技术实现思路
因此，本技术的目的在于，提供一种瞬态电压抑制元件，能够有效地利用半导体基板的面积，而以低成本构成瞬态电压抑制特性和高频特性不同的多种瞬态电压抑制元件。r>(1)本技术的瞬态电压抑制元件具有半导体基板，该半导体基板形成有瞬态电压抑制电路部、布线部以及外部连接端子，通过瞬态电压抑制电路部和布线部，构成瞬态电压抑制电路。外部连接端子为沿着半导体基板的主面配置的3个以上的端子。瞬态电压抑制电路部具有多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部，该多个第1瞬态电压抑制电路部分别具有齐纳二极管与第1二极管的串联连接电路，该多个第2瞬态电压抑制电路部分别具有第2二极管。而且，在从与半导体基板的主面垂直的方向俯视时，多个第1瞬态电压抑制电路部夹着多个第2瞬态电压抑制电路部中的至少一个第2瞬态电压抑制电路部，且多个第2瞬态电压抑制电路部夹着多个第1瞬态电压抑制电路部中的至少一个第1瞬态电压抑制电路部而配置多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部。另外，在从与半导体基板的主面垂直的方向俯视时，多个第1瞬态电压抑制电路部的至少一部分对称配置，多个第2瞬态电压抑制电路部的至少一部分对称配置。根据上述结构，通过具备多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部，能够构成例如多个信道的瞬态电压抑制电路部。另外，通过使用多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部，并选择布线部的连接构造，能够构成例如瞬态电压抑制特性和高频特性不同的瞬态电压抑制元件。另外，根据上述结构，能够使布线部也是对称的，因此布线部的寄生成分(寄生电感或者寄生电容)的影响能够在外部连接端子间或者信道间是相等的。因此，即使在电路基板上安装的安装状态下的外部连接端子的朝向不同，也能够使高频特性相等。另外，在构成针对多个信道量的瞬态电压抑制电路的情况下，能够使信道间的高频特性相等。(2)优选在从与半导体基板的主面垂直的方向俯视时，多个第1瞬态电压抑制电路部的至少一部分以基准线为中心呈线对称配置，第2瞬态电压抑制电路部的至少一部分以基准线为中心呈线对称配置，在从与半导体基板的主面垂直的方向观察时，外部连接端子中的至少一个外部连接端子配置在上述对称配置的基准线上。根据该构造，容易使配置在基准线上的外部连接端子所连接的布线部的布线的路径长度相等，由此，能够进一步减小布线部的寄生成分(寄生电感或者寄生电容)的偏差。因此，即使在电路基板上的安装状态下的外部连接端子的朝向不同，也能够进一步使高频特性相等。另外，在构成多个信道的瞬态电压抑制电路的情况下，能够进一步使信道间的高频特性相等。(3)优选外部连接端子中的、设置在上述基准线上的外部连接端子与地线直接地连接。根据该构造，由于与作为共用的导体的地线连接的外部连接端子配置在瞬态电压抑制元件的中央，因此能够容易地将多个瞬态电压抑制电路部对称地配置。(4)优选多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部形成为在与半导体基板的主面垂直的方向上产生电流路径。根据该构造，能够使第1瞬态电压抑制电路部和第2瞬态电压抑制电路部的平面面积分别变小，能够在半导体基板的有限的面积内配置多个第1瞬态电压抑制电路部和第2瞬态电压抑制电路部。(5)优选多个第1瞬态电压抑制电路部分别配置在四边形的四个顶点和该四边形的内部，多个第2瞬态电压抑制电路部分别配置在上述四个顶点中的邻接的顶点之间。根据该构造，将多个第1瞬态电压抑制电路部与多个第2瞬态电压抑制电路部相互接近配置，因此能够构成不会将布线部的布线较长地绕回而具备多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部的瞬态电压抑制电路部。(6)例如，上述半导体基板具有相互对置的第1边和第2边，外部连接端子具有第1外部连接端子、第2外部连接端子和第3外部连接端子，第1外部连接端子配置在半导体基板的第1边的附近，第2外部连接端子配置在半导体基板的第2边的附近，在第1外部连接端子与第2外部连接端子之间配置有第3外部连接端子。而且，第1外部连接端子与第2外部连接端子经由布线部而连接，在第1外部连接端子与第3外部连接端子之间、以及在第2外部连接端子与第3外部连接端子之间分别连接有瞬态电压抑制电路。这里，第1外部连接端子和第2外部连接端子分别与信号线连接，第3外部连接端子与地线连接。通过上述结构，跨电路基板上的地线而将信号线相连，并且在该信号线与地线之间连接有瞬态电压抑制电路。(7)例如，半导体基板具有相互对置的第1边和第2边，外部连接端子具有第1外部连接端子、第2外部连接端子和第3外部连接端子，第1外部连接端子配置在半导体基板的第1边的附近，第2外部连接端子配置在半导体基板的第2边的附近，在第1外部连接端子与第2外部连接端子之间配置有第3外部连接端子。瞬态电压抑制电路包含第1瞬态电压抑制电路和第2瞬态电压抑制电路。而且，在第1外部连接端子与第3外部连接端子之间连接有第1瞬态电压抑制电路，在第2外部连接端子与第3外部连接端子之间连接有第2瞬态电压抑制电路。这里，第1外部连接端子与第1信号线连接，第2外部连接端子与第2信号线连接，第3外部连接端子与地线连接。通过上述结构，跨电路基板上的地线地在二个信号线与地线之间分别连接有瞬态电压抑制电路。(8)也可以是多个第1瞬态电压抑制电路部中的、至少一个第1瞬态电压抑制电路部不与外部连接端子连接的构造。根据该构造，能够选择性地使用所需的第1瞬态电压抑制电路部，设定瞬态电压抑制电路的信道数。另外，能够以低成本使瞬态电压抑制特性和高频特性不同的多种瞬态电压抑制元件商品化。(9)也可以是多个第2瞬态电压本文档来自技高网...

【技术保护点】
1.一种瞬态电压抑制元件，其具有半导体基板，该半导体基板形成有瞬态电压抑制电路部、布线部以及外部连接端子，通过所述瞬态电压抑制电路部和所述布线部而构成瞬态电压抑制电路，其中，/n所述外部连接端子为沿着所述半导体基板的主面配置的3个以上的端子，/n所述瞬态电压抑制电路部具有多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部，该多个第1瞬态电压抑制电路部分别具有齐纳二极管与第1二极管的串联连接电路，该多个第2瞬态电压抑制电路部分别具有第2二极管，/n在从与所述半导体基板的主面垂直的方向俯视时，所述多个第1瞬态电压抑制电路部和所述多个第2瞬态电压抑制电路部配置为，所述多个第1瞬态电压抑制电路部夹着所述多个第2瞬态电压抑制电路部中的至少一个所述第2瞬态电压抑制电路部，且所述多个第2瞬态电压抑制电路部夹着所述多个第1瞬态电压抑制电路部中的至少一个所述第1瞬态电压抑制电路部，/n在从与所述半导体基板的主面垂直的方向俯视时，所述多个第1瞬态电压抑制电路部的至少一部分对称配置，所述多个第2瞬态电压抑制电路部的至少一部分对称配置。/n

【技术特征摘要】
【国外来华专利技术】20180119 JP 2018-0071541.一种瞬态电压抑制元件，其具有半导体基板，该半导体基板形成有瞬态电压抑制电路部、布线部以及外部连接端子，通过所述瞬态电压抑制电路部和所述布线部而构成瞬态电压抑制电路，其中，
所述外部连接端子为沿着所述半导体基板的主面配置的3个以上的端子，
所述瞬态电压抑制电路部具有多个第1瞬态电压抑制电路部和多个第2瞬态电压抑制电路部，该多个第1瞬态电压抑制电路部分别具有齐纳二极管与第1二极管的串联连接电路，该多个第2瞬态电压抑制电路部分别具有第2二极管，
在从与所述半导体基板的主面垂直的方向俯视时，所述多个第1瞬态电压抑制电路部和所述多个第2瞬态电压抑制电路部配置为，所述多个第1瞬态电压抑制电路部夹着所述多个第2瞬态电压抑制电路部中的至少一个所述第2瞬态电压抑制电路部，且所述多个第2瞬态电压抑制电路部夹着所述多个第1瞬态电压抑制电路部中的至少一个所述第1瞬态电压抑制电路部，
在从与所述半导体基板的主面垂直的方向俯视时，所述多个第1瞬态电压抑制电路部的至少一部分对称配置，所述多个第2瞬态电压抑制电路部的至少一部分对称配置。


2.根据权利要求1所述的瞬态电压抑制元件，其中，
在从与所述半导体基板的主面垂直的方向俯视时，所述多个第1瞬态电压抑制电路部的至少一部分以基准线为中心呈线对称配置，所述第2瞬态电压抑制电路部的至少一部分以所述基准线为中心呈线对称配置，
在从与所述半导体基板的主面垂直的方向观察时，所述外部连接端子中的至少一个外部连接端子配置在所述基准线上。


3.根据权利要求2所述的瞬态电压抑制元件，其中，
所述外部连接端子中的、设置在所述基准线上的外部连接端子与地线直接地连接。


4.根据权利要求1至3中任一项所述的瞬态电压抑制元件，其中，
所述多个第1瞬态电压抑制电路部和所述多个第2瞬态电压抑制电路部形成为在与所述半导体基板的主面垂直的方向上产生电流路径。


5.根据权利要求1至3中任一项所述的瞬态电压抑制元件，其中，
所述多个第1瞬态电压抑制电路部分别配置在四边形的四个顶点和所述四边形的内部，...

【专利技术属性】
技术研发人员：植木纪行，
申请(专利权)人：株式会社村田制作所，
类型：新型
国别省市：日本;JP