半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；在所述掩埋绝缘层上的第一半导体层和所述第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，并且所述第二半导体层形成为与所述第二阱区垂直交叠；第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层和所述第二半导体层之间；以及导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。

Semiconductor devices and manufacturing methods

The invention discloses a semiconductor device and a manufacturing method thereof. The semiconductor device includes: a substrate; a first well area of the first conductive type and a second well area of the second conductive type, wherein the first well area and the second well area are formed horizontally adjacent to each other in the substrate; a buried insulating layer, wherein the buried insulating layer is formed on the first well area and the second well area; a first semiconductor layer and the second well area on the buried insulating layer A second semiconductor layer, the first semiconductor layer formed to overlap vertically with the first well area, and the second semiconductor layer formed to overlap vertically with the second well area; a first isolation layer, the first isolation layer formed between the first semiconducting layer and the second semiconductor layer on the buried insulation layer; and a conductive layer, the conductive layer formed on the second well area The half conductor layer and the second semiconductor layer are extended on the first semiconductor layer and the second semiconductor layer.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求2018年5月8日提交的韩国专利申请No.10-2018-0052482的优先权，该韩国申请的全部公开内容以引用的方式合并于本申请中。
本公开涉及半导体器件及其制造方法，更具体地，涉及包括FD-SOI(全耗尽绝缘体上硅)的半导体器件及其制造方法。
技术介绍
当前，半导体元件已经在朝着能够在低电压下高速操作的方向上发展，并且这些半导体元件的制造工艺已经朝着提高集成度的方向上发展。因此，高度微缩(highly-scaled)、高度集成的半导体元件的图案可以以具有精细宽度的精细间距彼此隔开。已经开发了FD-SOI(全耗尽绝缘体上硅)工艺，其中在半导体元件的小型化工艺期间在衬底上形成掩埋绝缘层并且在掩掩埋绝缘层上形成沟槽和晶体管。FD-SOI工艺具有通过完全耗尽晶体管下部的沟槽来减小寄生电容和漏电流的效果。
技术实现思路
本专利技术构思的一个方面提供了一种面积效率增加的具有FD-SOI结构的半导体器件。本专利技术构思的另一方面提供了一种制造面积效率增加的具有FD-SOI结构的半导体器件的方法。根据本专利技术构思的一些方面，一种半导体器件包括：衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；所述掩埋绝缘层上的第一半导体层和所述第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，而所述第二半导体层形成为与所述第二阱区垂直交叠；第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层和所述第二半导体层之间；以及导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。根据可以包括前述方面的本专利技术构思的一些方面，一种半导体器件包括：衬底；衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；所述掩埋绝缘层上的第一半导体层和第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，所述第二半导体层形成为与所述第二阱区垂直交叠，所述第一半导体层和所述第二半导体层沿第一方向依次彼此相邻地设置；栅极结构，所述栅极结构在所述第一半导体层和所述第二半导体层上沿所述第一方向延伸；第一隔离层，当从俯视图观察时，所述第一隔离层包括形成在所述栅极结构的第一侧的至少一部分，所述第一隔离层将所述第一半导体层和所述第二半导体层彼此分隔；以及导电层，所述导电层在所述第一半导体层和所述第二半导体层上延伸，并形成在所述栅极结构的第二相对侧上。根据可以包括前述方面的本专利技术构思的一些方面，提出了一种制造半导体器件的方法，所述方法包括：在衬底中形成彼此水平相邻的第一导电类型的第一阱区和第二导电类型的第二阱区；在所述第一阱区和所述第二阱区上形成掩埋绝缘层；在所述掩埋绝缘层上形成第一半导体层和第二半导体层，所述第一半导体层与所述第一阱区垂直交叠，而所述第二半导体层与所述第二阱区垂直交叠；在所述第一半导体层与所述第二半导体层之间形成沟槽，填充所述沟槽以形成第一隔离层，所述第一隔离层至少在部分上分隔所述第一半导体层和所述第二半导体层；以及在所述第一半导体层和所述第二半导体层上形成导电层以在所述第一半导体层和所述第二半导体层上延伸。本专利技术构思的各方面不限于上述那些方面，并且本领域的技术人员从以下描述中可以清楚地理解未提及的其他方面。附图说明通过参照附图详细描述本专利技术构思的示例性实施例，本专利技术构思的上述和其他方面和特征将变得更加明显，其中：图1是根据本专利技术构思的一些实施例的半导体器件的电路图；图2是用于解释根据本专利技术构思的一些实施例的半导体器件的概念性平面图；图3是沿图2的线A-A'截取的截面图；图4是沿图2的线B-B'截取的截面图；图5是沿图2的线C-C'截取的截面图；图6是沿图2的线D-D'截取的截面图；以及图7至图11B是用于解释根据本专利技术构思的一些实施例的制造半导体器件的方法的中间步骤图。具体实施方式图1是示出根据本专利技术构思的一些实施例的半导体器件的电路图。如本文所述的半导体器件可以是由晶片形成的半导体芯片，并且可以包括形成在形成半导体芯片的裸片上的集成电路。半导体芯片可以是例如存储器芯片或逻辑芯片。术语“半导体器件”还可以指的是半导体封装件，其由封装衬底上的一个或更多个半导体芯片形成并且被模制层覆盖。参照图1，根据本专利技术构思的一些实施例的半导体器件可以包括反相器电路INV。具体地，反相器电路INV使提供给输入端子IN的输入信号反相，并将反相后的信号提供给输出端子OUT。反相器电路INV可以具有包括PMOS晶体管P1和NMOS晶体管N1的CMOS(互补金属氧化物半导体)结构。PMOS晶体管P1的源极端子可以连接到电源电压VDD端子，并且PMOS晶体管P1的漏极端子可以连接到输出端子OUT和NMOS晶体管N1的漏极端子。而且，NMOS晶体管N1的源极端子可以连接到接地电压(GND)端子。以下将参照图2至图6描述根据本专利技术构思的一些实施例的半导体器件。图2是用于解释根据本专利技术构思的一些实施例的半导体器件的概念性平面图，而图3至图6是沿图2的线A-A'、B-B'、C-C'以及D-D'截取的截面图。参照图2至图6，根据本专利技术构思的一些实施例的半导体器件可以包括衬底100、第一阱区110、第二阱区120、掩埋绝缘层130、第一半导体层140、第二半导体层150、第一元件隔离层170以及栅极结构200等。根据本专利技术构思的一些实施例的半导体器件可以形成在衬底100的有源区ACT中。衬底100可以包括但不限于基础衬底，以及在基础衬底上生长的外延层。衬底100可以仅包括外延层而不包括基础衬底。衬底100可以包括硅衬底、硅锗衬底等，这里将以硅衬底为例进行描述。如图3至图6所示，衬底100可以是SOI(绝缘体上硅)衬底，其具有形成在硅衬底上的绝缘层。例如，衬底100内的第一阱区110和第一半导体层140可以被掩埋绝缘层130分隔。在本专利技术构思的一些实施例中，可以通过将包括第一半导体层140的晶片接合到形成在第一阱区110上的掩埋绝缘层130的上表面来形成衬底100，但是不限于此。以这种方式，SOI衬底包括衬底100、第一阱区110和第二阱区120、掩埋绝缘层130、第一半导体层140和第二半导体层150。第一阱区110和第二阱区120可以形成在衬底100中。第一阱区110和第二阱区120可以沿一个方向顺序布置在衬底100中，该方向可以是第一水平方向(例如，图2的Y方向)。以这种方式，第一阱区110和第二阱区120可以彼此水平相邻，并且在一些实施例中，可以彼此直接相邻。第一阱区110和第二阱区120可以形成为具有本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底；/n第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；/n掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；/n所述掩埋绝缘层上的第一半导体层和第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，而所述第二半导体层形成为与所述第二阱区垂直交叠；/n第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层与所述第二半导体层之间；以及/n导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。/n

【技术特征摘要】
20180508 KR 10-2018-00524821.一种半导体器件，包括：
衬底；
第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；
掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；
所述掩埋绝缘层上的第一半导体层和第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，而所述第二半导体层形成为与所述第二阱区垂直交叠；
第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层与所述第二半导体层之间；以及
导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。


2.根据权利要求1所述的半导体器件，其中，所述第一半导体层具有第二导电类型，而所述第二半导体层具有第一导电类型。


3.根据权利要求2所述的半导体器件，还包括：
栅极结构，所述栅极结构形成为跨越所述第一半导体层和所述第二半导体层，使得所述导电层在所述第一半导体层和所述第二半导体层上位于所述栅极结构的一侧。


4.根据权利要求3所述的半导体器件，其中：
所述第一半导体层包括分别设置在所述栅极结构的相对侧的第一部分和第二部分，
所述第二半导体层包括分别设置在所述栅极结构的相对侧的第一部分和第二部分，
所述第一半导体层的第二部分和所述第二半导体层的第二部分通过所述导电层彼此电连接。


5.根据权利要求4所述的半导体器件，其中，所述栅极结构在所述第一半导体层上形成第一晶体管，并且在所述第二半导体层上形成第二晶体管，
所述第一半导体层的所述第二部分是所述第一晶体管的漏极，并且
所述第二半导体层的所述第二部分是所述第二晶体管的源极。


6.根据权利要求1所述的半导体器件，其中，所述导电层包括硅化物。


7.根据权利要求1所述的半导体器件，还包括：
第二隔离层，所述第二隔离层形成在所述第一阱区和所述第二阱区中以围绕所述第一半导体层和所述第二半导体层。


8.根据权利要求7所述的半导体器件，其中，所述第一隔离层的最下表面距所述衬底的底表面的高度大于所述第二隔离层的最下表面距所述衬底的所述底表面的高度。


9.根据权利要求1所述的半导体器件，其中，包括所述第一阱区和所述第二阱区的所述衬底、所述掩埋绝缘层以及所述第一半导体层和所述第二半导体层一起形成绝缘体上硅衬底。


10.根据权利要求1所述的半导体器件，还包括：
导电接触，所述导电接触隔着所述导电层形成在所述第一半导体层和所述第二半导体层上方，并且通过所述导电层接触并电连接到所述第一半导体层和所述第二半导体层。


11.一种半导体器件，包括：
衬底；
第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；
掩埋绝缘层，所述掩埋绝缘层形...

【专利技术属性】
技术研发人员：崔训诚，朴东一，益冈有里，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR