半导体集成电路装置制造方法及图纸

一种配置有IO单元的半导体集成电路装置，能够利用多层布线来抑制电源电压下降。形成于多个布线层的电源布线(41a、41b、41c)沿与IO单元(10)的排列方向相同的X方向延伸。在电源IO单元(21)的区域，在未形成有电源布线(41b)的布线层，配置有沿Y方向延伸的电源布线(51)，并且，在X方向上的两端且在Y方向上与形成于信号IO单元(11)的区域的电源布线(41b)相同的位置，配置有布线片(61a、61b)。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置
本公开涉及一种设置有输入输出单元(IO单元)的半导体集成电路装置，上述输入输出单元(IO单元)涉及与外部之间的接口。
技术介绍
在半导体集成电路中，因伴随着微细化的低电压化，对抑制电路内的电源电压下降的要求进一步变得严苛。另一方面，在半导体集成电路中，因高集成化引起的耗电量的增加、布线的高电阻化也日益加重。因此，越来越难以为了抑制电源电压下降而以更低的电阻将从外部供给的电源供给至内部电路。专利文献1中，公开了以下技术：在配置于IO区域的填充单元(fillercell)中，通过将IO单元内的环形电源布线与半导体芯片内部的电源布线连接，来抑制电源电压下降。专利文献1：日本公开专利公报特开2009-26868号
技术实现思路
-专利技术要解决的技术问题-现今，在半导体集成电路中，微细化的进展以及布线层的多层化得到了不断的发展。然而，专利文献1中，未对有效地利用多层布线来抑制电源电压下降的技术进行任何研究。本公开的目的在于：对于配置有IO单元的半导体集成电路装置，提供能够利用多层布线来抑制电源电压下降的结构。-用以解决技术问题的技术方案-在本公开的一个专利技术中，一种半导体集成电路装置，其特征在于：包括IO单元列和第一电源布线，所述IO单元列由在第一方向上排列配置的多个IO单元构成，所述第一电源布线在所述IO单元列的区域，以沿所述第一方向延伸的方式形成于多个布线层，并供给第一电源电压，多个所述IO单元包括进行信号的输入、输出或者输入输出的信号IO单元和进行第二电源电压的供给的电源IO单元，在多个所述布线层中的一个即第一层中，所述第一电源布线形成于所述信号IO单元的区域，而所述第一电源布线未形成于所述电源IO单元的区域，在所述电源IO单元的区域的所述第一层，以沿与所述第一方向垂直的第二方向延伸的方式配置有供给所述第二电源电压的第二电源布线，并且，在所述第一方向上的两端且所述第二方向上的与形成于所述信号IO单元的区域的所述第一电源布线相同的位置，配置有布线片。根据该专利技术，供给第一电源电压的第一电源布线在IO单元列的区域沿着与IO单元的排列方向相同的第一方向延伸。该第一电源布线形成于多个布线层。由此，能够减小电源布线的电阻，能够抑制电源电压下降。此外，在电源IO单元的区域，在没有形成第一电源布线的布线层即第一层中，配置有沿与第一方向垂直的第二方向延伸并供给第二电源电压的第二电源布线。由此，能够进行从外部连接焊盘向核心(core)区域的电源供给，因此能够抑制电源电压下降。进而，在电源IO单元的区域的第一层，在第一方向上的两端且在第二方向上的与形成于信号IO单元的区域的第一电源布线相同的位置，配置有布线片。由此，能够防止在电源IO单元彼此之间产生布线的设计规则错误。-专利技术的效果-根据本公开的半导体集成电路装置，能够利用多层布线来抑制电源电压下降。并且，能够防止产生布线的设计规则错误。附图说明图1是示意性地示出实施方式的半导体集成电路装置的整体结构的俯视图。图2是表示第一实施方式中的IO区域的结构例的俯视图。图3的(a)～(c)是按照各个布线层来表示图2的结构例的俯视图。图4是用于说明图2的结构例的设计方法的图。图5的(a)～(c)是表示图2的结构的对比例的俯视图。图6的(a)～(c)是表示第二实施方式中的IO区域的结构例的俯视图。图7的(a)～(c)是表示图6的结构的对比例的俯视图。图8是用于说明其它设计方法的图。图9是用于说明其它设计方法的图。具体实施方式以下，参照附图对实施方式进行说明。(第一实施方式)图1是示意性地表示实施方式的半导体集成电路装置(半导体芯片)的整体结构的俯视图。图1所示的半导体集成电路装置1具有形成有内部核心电路的核心区域2和设于核心区域2的周围且形成有接口电路(IO电路)的IO区域3。在IO区域3，以包围半导体集成电路装置1的周边部的方式设有IO单元列5。在IO单元列5排列有构成接口电路的多个IO单元10，但对此在图1中简化了图示。此处，IO单元10包括：进行信号的输入、输出或者输入输出的信号IO单元11；用于供给接地电位(电源电压GND)的GNDIO单元21；主要用于朝向IO区域3供给电源(电源电压VDDIO)的IO电源IO单元22；以及主要用于朝向核心区域2供给电源(电源电压VDD)的核心电源IO单元23。VDDIO高于VDD，例如VDDIO为3.3V，VDD为1.0V。本公开中，适当地将GNDIO单元、IO电源IO单元以及核心电源IO单元统称为电源IO单元。在IO区域3设有沿IO单元10所排列的方向延伸的电源布线4。此处，电源布线4包括供给VDDIO的电源布线41、供给GND的电源布线42、以及供给VDD的电源布线43。此外，在半导体集成电路装置1配置有多个外部连接焊盘，但对此在图1中省略了图示。图2是表示本实施方式的半导体集成电路装置1的IO区域3的结构例的俯视图，相当于图1的部分W的放大图。此外，图3是按照各个形成有电源布线4的布线层来表示图2的结构的俯视图。需要说明的是，图2、图3中省略了IO单元10的内部结构、信号布线等的图示。在以下的俯视图中也是相同的。图2中，IO单元列5包括在X方向(附图中横向、沿半导体集成电路装置1的外边的方向，相当于第一方向)上排列的多个IO单元10，具体为包括信号IO单元11、作为电源单元的GNDIO单元21、IO电源IO单元22以及核心电源IO单元23。此处，IO单元10的高度即在Y方向(附图中纵向，相当于与第一方向垂直的第二方向)的尺寸相等。此外，在IO单元10彼此之间配置有用于填埋该缝隙的填充单元31、32、33。在IO单元列5的区域设有沿X方向延伸的多个电源布线4，具体为设有供给VDDIO的电源布线41、供给GND的电源布线42、以及供给VDD的电源布线43。信号IO单元11包括为了在与半导体集成电路装置1的外部之间、或者在与核心区域2之间进行信号的交换而需要的电路，例如电平移位电路、输出缓冲电路、ESD电路等。从电源布线4向上述电路供给电源。GNDIO单元21、IO电源IO单元22以及核心电源IO单元23用于将供给至外部连接焊盘的各电源向半导体集成电路装置1的内部供给，包括ESD电路等。图3中，电源布线4形成于三个层(第N层、第(N+1)层、第(N+2)层)的布线层。N是1以上的整数，例如若设为N＝4，则电源布线4形成于第四层～第六层。如图3所示，在信号IO单元11的区域，在三个层的布线层中的每一层都形成有电源布线4，各层的布线通过触点48连接。即，电源布线41包括第N层的布线41a、第(N+1)层的布线41b、以及第(N+2)层的布线41c。同样，电源布线42包括第N层的布线42a、第(N+1)层的布线42b、以及第(N+2)层的布线42c。电源布线43包括第N层的布线43a、第(N+1)层的布线43b、以及第(N+2)层的布线43c。在填充单元31、32、33的区域，电源布线4也形成于三个层的布线层。需要说明的是，未图示的触点48用于将该布线与其下层的布线连接。另一方面，在电源IO单元的区域，沿X方向延伸的电源布线4不形成于第(N+1)层，而仅形成于第N层和第(N+2)层。而且，在电源IO单元的区域，在第(N+1)层本文档来自技高网...

【技术保护点】
1.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括IO单元列和第一电源布线，所述IO单元列由在第一方向上排列配置的多个IO单元构成，所述第一电源布线在所述IO单元列的区域，以沿所述第一方向延伸的方式形成于多个布线层，并供给第一电源电压，多个所述IO单元包括进行信号的输入、输出或者输入输出的信号IO单元和进行第二电源电压的供给的电源IO单元，在多个所述布线层中的一个即第一层中，所述第一电源布线形成于所述信号IO单元的区域，而所述第一电源布线未形成于所述电源IO单元的区域，在所述电源IO单元的区域的所述第一层，以沿与所述第一方向垂直的第二方向延伸的方式配置有供给所述第二电源电压的第二电源布线，并且，在所述第一方向上的两端且所述第二方向上的与形成于所述信号IO单元的区域的所述第一电源布线相同的位置，配置有布线片。

【技术特征摘要】
【国外来华专利技术】2017.03.29 JP 2017-0645681.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括IO单元列和第一电源布线，所述IO单元列由在第一方向上排列配置的多个IO单元构成，所述第一电源布线在所述IO单元列的区域，以沿所述第一方向延伸的方式形成于多个布线层，并供给第一电源电压，多个所述IO单元包括进行信号的输入、输出或者输入输出的信号IO单元和进行第二电源电压的供给的电源IO单元，在多个所述布线层中的一个即第一层中，所述第一电源布线形成于所述信号IO单元的区域，而所述第一电源布线未形成于所述电源IO单元的区域，在所述电源IO单元的区域的所述第一层，以沿与所述第一方向垂直的第二方向延伸的方式配置有供给所述第二电源电压的第二电源布线，并且，在所述第一方向上的两端且所述第二方向上的与形...

【专利技术属性】
技术研发人员：伊藤千夏，祖父江功弥，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本,JP