高电阻率绝缘体上硅结构及其制造方法技术

本发明专利技术提供一种多层结构，包括绝缘体上半导体结构的所述多层结构包括增强下方电荷俘获层的稳定性的绝缘层。

【技术实现步骤摘要】
【国外来华专利技术】高电阻率绝缘体上硅结构及其制造方法相关申请案的交叉参考本申请案主张2016年12月05日申请的序列号为62/429,922的美国临时申请案的优先权，所述申请案的揭示内容特此宛如陈述那样以全文引用的方式并入。
本专利技术大体上涉及半导体晶片制造的领域。更明确来说，本专利技术涉及一种制备用于绝缘体上半导体(例如，绝缘体上硅)结构的制造中的处置衬底的方法，且更特定来说，涉及一种用于在绝缘体上半导体结构的处置晶片中产生电荷俘获层的方法。
技术介绍
半导体晶片通常从单晶锭(例如，硅锭)制备，所述单晶锭经修整及研磨以具有一或多个平边或凹痕，以用于在后续程序中晶片的正确定向。接着，将锭切片成个别晶片。虽然本文中将参考由硅构造的半导体晶片，但可使用其它材料来制备半导体晶片，例如锗、碳化硅、锗化硅、砷化镓及Ⅲ族及Ⅴ族元素的其它合金(例如氮化镓或磷化铟)，或Ⅱ族及Ⅵ族元素的合金(例如硫化镉或氧化锌)。半导体晶片(例如，硅晶片)可用于复合层结构的制备中。复合层结构(例如，绝缘体上半导体，且更明确来说，绝缘体上硅(SOI)结构)通常包括处置晶片或层、装置层、及介于处置层与装置层之间的绝缘(即，电介质)膜(通常氧化物层)。通常，装置层的厚度介于0.01与20微米之间，例如厚度介于0.05与20微米之间。厚膜装置层可具有介于约1.5微米与约20微米之间的装置层厚度。薄膜装置层可具有介于约0.01微米与约0.20微米之间的厚度。一般来说，通过将两个晶片呈紧密接触放置，借此由范德华(vanderWaal's)力起始接合，接着进行热处理以加强接合，而产生复合层结构，例如绝缘体上硅(SOI)、蓝宝石上硅(SOS)及石英上硅。退火可将末端硅醇基转化为两个界面之间的硅氧烷键，借此加强接合。在热退火之后，接合结构经历进一步处理以移除施体晶片的大部分以实现层转移。举例来说，可使用晶片减薄技术(例如蚀刻或研磨)，其往往被称为回蚀SOI(即，BESOI)，其中硅晶片经束缚于处置晶片且接着被缓慢蚀除，直到仅保留处置晶片上的薄硅层。例如，参见第5,189,500号美国专利，所述专利的揭示内容宛如陈述那样以全文引用的方式并入本文中。此方法是耗时且昂贵的，浪费衬底中中的一者且对于薄于几微米的层通常不具有适合厚度均匀性。实现层转移的另一常用方法利用氢植入，接着进行热诱发的层分裂。将微粒(原子或离子化原子，例如，氢原子或氢原子及氦原子的组合)植入在施体晶片的前表面下方的指定深度处。所植入微粒在施体晶片中于微粒被植入的指定深度处形成劈裂面(cleaveplane)。清洁施体晶片的表面以移除在植入过程期间沉积于晶片上的有机化合物或其它污染物，例如硼化合物。接着，通过亲水接合工艺将施体晶片的前表面接合到处置晶片以形成接合晶片。在接合之前，通过将晶片的表面暴露于含有(举例来说)氧或氮的等离子体而活化施体晶片及/或处置晶片。暴露于等离子体在通常被称为表面活化的工艺中改性表面的结构，所述活化工艺使施体晶片及处置晶片中的一或两者的表面呈现亲水性。可通过湿处理(例如SC1清洁或氢氟酸)另外使晶片的表面化学活化。湿处理及等离子体活化可以任顺序发生，或晶片可能经受仅一个处理。接着，将晶片按压在一起，且在其间形成接合。归因于范德华力，此接合相对较弱，且必须被加强，之后才可发生进一步处理。在一些过程中，施体晶片与处置晶片之间的亲水接合(即，接合晶片)通过加热或退火接合晶片对而被加强。在一些过程中，晶片接合可在例如介于近似300℃与500℃之间的低温下发生。在一些过程中，晶片接合可在例如介于近似800℃与1100℃之间的高温下发生。高温导致施体晶片与处置晶片的邻接表面之间的共价键的形成，因此加固施体晶片与处置晶片之间的接合。在接合晶片的加热或退火的同时，先前植入于施体晶片中的微粒弱化劈裂面。接着，施体晶片的一部分沿着劈裂面而与接合晶片分离(即，劈裂)以形成SOI晶片。可通过将接合晶片放置在固定架中而执行劈裂，其中垂直于接合晶片的相对侧施加机械力以便将施体晶片的一部分与接合晶片拉开。根据一些方法，利用吸杯来施加机械力。通过在劈裂面处的接合晶片的边缘处应用机械楔以便起始裂纹沿着劈裂面的传播而起始施体晶片的部分的分离。接着，通过吸杯施加的机械力从接合晶片拉动施体晶片的部分，因此形成SOI晶片。根据其它方法，接合对可代替地在一段时间内经受高温以将施体晶片的部分与接合晶片分离。暴露于高温导致裂纹沿着劈裂面的起始及传播，因此分离施体晶片的一部分。归因于从通过奥斯瓦尔德熟化(Ostwaldripening)生长的植入离子形成空隙而形成裂纹。空隙用氢及氦填充。空隙变成薄板(platelet)。薄板中的加压气体传播微腔及微裂纹，其弱化植入面上的硅。如果退火在适当时间停止，那么可通过机械工艺劈裂弱化的接合晶片。然而，如果在较长持续时间内及/或在较高温度下持续热处理，那么微裂纹传播达到其中全部裂纹沿着劈裂面合并的程度，因此分离施体晶片的一部分。此方法允许转移层的较好均匀性且允许施体晶片的回收利用，但通常要求将经植入及接合对加热到接近500℃的温度。将高电阻率绝缘体上半导体(例如，绝缘体上硅)晶片用于RF相关装置(例如天线开关)在成本及集成方面提供超越传统衬底的益处。为在将导电衬底用于高频应用时减少寄生功率损耗且最小化固有谐波失真，使用具有高电阻率的衬底晶片是必要但并非足够的。因此，用于RF装置的处置晶片的电阻率通常大于约500欧姆-cm。现参考图1，绝缘体上硅结构2包括极高电阻率硅晶片4、掩埋氧化物(BOX)层6、及硅装置层10。此衬底倾向于在BOX/处置界面处形成高导电率电荷反转或积累层12，从而导致自由载子(电子或空穴)的产生，当装置以RF频率操作时，此减小衬底的有效电阻率且引起寄生功率损耗及装置非线性。这些反转/积累层可归因于BOX固定电荷、氧化物俘获的电荷、界面俘获的电荷及甚至施加于装置自身的DC偏压。因此，需要一种方法以俘获任何诱发的反转或积累层中的电荷，使得甚至在非常近的表面区域中也维持衬底的高电阻率。已知高电阻率处置衬底与掩埋氧化物(BOX)之间的电荷俘获层(CTL)可改进使用SOI晶片制造的RF装置的性能。已提出若干方法以形成这些高界面俘获层。举例来说，现参考图2，一种针对RF装置应用产生具有CTL的绝缘体上半导体结构20(例如，绝缘体上硅、或SOI)的方法是基于将未掺杂多晶硅膜28沉积于具有高电阻率的硅衬底22上且接着在其上形成氧化物24及顶部硅层26的堆叠。多晶硅层28充当介于硅衬底22与掩埋氧化物层24之间的高缺陷率层。参见图2，其描绘在绝缘体上硅结构20中用作高电阻率衬底22与掩埋氧化物层24之间的电荷俘获层28的多晶硅膜。替代方法是植入重离子以产生近表面损伤层。例如射频装置的装置内建于顶部硅层26中。在学术研究中已展示氧化物与衬底中间的多晶硅层改进装置隔离，减少传输线损耗且减小谐波失真。举例来说，参见：H.S.甘布勒(H.S.Gamble)等人，“表面稳定的高电阻率硅上的低损耗CPW线(Low-lossCPWlinesonsurfacestabilizedhighresistivitysilicon)”，《微波导波研究快报》(MicrowaveGuidedWaveLett本文档来自技高网...

【技术保护点】
1.一种多层结构，其包括：单晶半导体处置衬底，其包括：两个主要、大体上平行表面，所述表面中的一者是所述单晶半导体处置衬底的前表面且所述表面中的另一者是所述单晶半导体处置衬底的背表面；在所述前表面与所述背表面之间的虚中心平面；结合所述单晶半导体处置衬底的所述前表面及所述背表面的圆周边缘；及在所述单晶半导体处置衬底的所述前表面与所述背表面之间的主体区域，其中所述单晶半导体处置衬底具有至少约500欧姆‑cm的最小主体区域电阻率；电荷俘获层，其包括多晶硅层，所述电荷俘获层与所述单晶半导体处置衬底的所述前表面界面接触，其中所述电荷俘获层具有至少约1000欧姆‑cm的最小电阻率；绝缘层，其包括氮化硅或氮氧化硅，所述绝缘层与所述多晶硅层界面接触；及单晶硅装置层。

【技术特征摘要】
【国外来华专利技术】2016.12.05 US 62/429,9221.一种多层结构，其包括：单晶半导体处置衬底，其包括：两个主要、大体上平行表面，所述表面中的一者是所述单晶半导体处置衬底的前表面且所述表面中的另一者是所述单晶半导体处置衬底的背表面；在所述前表面与所述背表面之间的虚中心平面；结合所述单晶半导体处置衬底的所述前表面及所述背表面的圆周边缘；及在所述单晶半导体处置衬底的所述前表面与所述背表面之间的主体区域，其中所述单晶半导体处置衬底具有至少约500欧姆-cm的最小主体区域电阻率；电荷俘获层，其包括多晶硅层，所述电荷俘获层与所述单晶半导体处置衬底的所述前表面界面接触，其中所述电荷俘获层具有至少约1000欧姆-cm的最小电阻率；绝缘层，其包括氮化硅或氮氧化硅，所述绝缘层与所述多晶硅层界面接触；及单晶硅装置层。2.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括单晶硅。3.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括从通过丘克拉斯基(Czochralski)方法或浮区方法生长的单晶硅锭切片的单晶硅晶片。4.根据权利要求1到3中任一权利要求所述的多层结构，其中所述单晶半导体处置衬底具有介于约500欧姆-cm与约100,000欧姆-cm之间的主体电阻率。5.根据权利要求1到3中任一权利要求所述的多层结构，其中所述单晶半导体处置衬底具有介于约1000欧姆-cm与约100,000欧姆-cm之间的主体电阻率。6.根据权利要求1到3中任一权利要求所述的多层结构，其中所述单晶半导体处置衬底具有介于约1000欧姆-cm与约6,000欧姆-cm之间的主体电阻率。7.根据权利要求1到3中任一权利要求所述的多层结构，其中所述单晶半导体处置衬底具有介于约3000欧姆-cm与约5,000欧姆-cm之间的主体电阻率。8.根据权利要求1到7中任一权利要求所述的多层结构，其中所述电荷俘获层具有至少约3000欧姆-cm的最小电阻率。9.根据权利要求1到7中任一权利要求所述的多层结构，其中所述电荷俘获层具有至少约7000欧姆-cm的最小电阻率。10.根据权利要求1到9中任一权利要求所述的多层结构，其中所述绝缘层包括氮化硅。11.根据权利要求1到10中任一权利要求所述的多层结构，其中所述绝缘层包括氮氧化硅层。12.根据权利要求1到11中任一权利要求所述的多层结构，其中所述绝缘层具有介于约2000埃与约10,000埃之间的厚度。13.根据权利要求1到12中任一权利要求所述的多层结构，其进一步包括与所述绝缘层界面接触的电介质层，且进一步其中所述单晶硅装置层与所述电介质层界面接触。14.根据权利要求13所述的多层结构，其中所述电介质层包括选自由二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其组合组成的群组的材料。15.根据权利要求13所述的多层结构，其中所述电介质层包括选自由二氧化硅、氮化硅、氮氧化硅及其组合组成的群组的材料。16.根据权利要求13所述的多层结构，其中所述电介质层包括多层，所述多层内的每一绝缘层包括选自由二氧化硅、氮氧化硅及氮化硅组成的群组的材料。17.根据权利要求13所述的多层结构，其中所述电介质层包括绝缘层，所述绝缘层具有至少约10纳米厚，例如介于约10纳米与约10,000纳米之间，介于约10纳米与约5,000纳米之间，介于50纳米与约400纳米之间，或介于约100纳米与约400纳米之间，例如约50纳米、100纳米或200纳米的厚度。18.一种制备多层结构的方法，所述方法包括：将电荷俘获层沉积于单晶半导体处置衬底的前表面上，其中所述单晶半导体处置衬底包括：两个主要、大体上平行表面，所述表面中的一者是所述单晶半导体处置衬底的所述前表面且所述表面中的另一者是所述单晶半导体处置衬底的背表面；在所述前表面与所述背表面之间的虚中心平面；结合所述单晶半导体处置衬底的所述前表面及所述背表面的圆周边缘；及在所述单晶半导体处置衬底的所述前表面与所述背表面之间的主体区域，其中所述单晶半导体处置衬底具有至少约500欧姆-cm的最小主体区域电阻率且进一步其中所述电荷俘获层包括多晶硅且具有至少约1000欧姆-cm的最小电阻率；将包括氮化硅或...

【专利技术属性】
技术研发人员：J·L·利贝特，刘庆旻，王刚，A·M·琼斯，
申请(专利权)人：环球晶圆股份有限公司，
类型：发明
国别省市：中国台湾,71