具有端盖插塞的自对准栅极端盖（SAGE）架构制造技术

描述了具有栅极端盖插塞（gate endcap plug）、或接触端盖插塞、或栅极端盖插塞和接触端盖插塞两者的自对准栅极端盖（SAGE）架构，以及制作具有此类端盖插塞的SAGE架构的方法。在示例中，第一栅极结构是在多个半导体鳍的第一半导体鳍之上。第二栅极结构是在多个半导体鳍的第二半导体鳍之上。第一栅极端盖隔离结构横向地在第一栅极结构与第二栅极结构之间并与其相接触，并且具有与第一栅极结构和第二栅极结构的最上表面共平面的最上表面。第二栅极端盖隔离结构横向地在第一栅极结构的第一和第二横向部分之间并与其相接触，并且具有低于第一栅极结构的最上表面的最上表面。

Self aligned gate extreme cover (SAGE) structure with end cover plug

【技术实现步骤摘要】
具有端盖插塞的自对准栅极端盖（SAGE）架构
本公开的实施例在集成电路结构和处理领域中，并且具体地说，是具有栅极端盖插塞、或接触端盖插塞、或栅极端盖插塞和接触端盖插塞两者的自对准栅极端盖（SAGE）架构和制作具有此类端盖插塞的SAGE架构的方法。
技术介绍
在过去数十年内，集成电路中特征的缩放已经成为不断增长的半导体工业背后的推动力。缩放到越来越小的特征能够实现半导体芯片的有限固定面积（limitedrealestate）上功能单元的增加密度。例如，收缩晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑装置，从而对产品的制作给予增加的容量。但是，对于越来越大容量的推动并非没有问题。优化每个装置的性能的必要性变得愈加重要。在集成电路装置的制造中，随着装置尺寸继续按比例缩小，多栅极晶体管（诸如三栅极晶体管）已变得更加普遍。在常规处理中，三栅极晶体管一般在体硅衬底或者绝缘体上硅衬底上制作。在一些情况下，体硅衬底由于其较低成本以及因为它们能够实现较不复杂的三栅极制作处理而是优选的。然而，缩放多栅极晶体管并非毫无后果。随着微电子电路的这些基本构件块的尺寸减小并且随着在给定区域中制作的基本构件块的绝对数量增加，对于被用来图案化这些构件块的平面印刷处理的限制已经变得满溢。具体来说，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与在此类特征之间的间隔之间可存在权衡。另外，对在有源装置之中包括无源特征的约束增加了。附图说明图1图示了包含适配端到端间隔的基于鳍的集成电路结构的布局的平面图。图2A-2D图示了在常规finFET或三栅极处理制作方案中具有重要性的处理操作的横截面视图。图3A-3D图示了根据本公开的实施例，在用于finFET或三栅极器件的自对准栅极端盖（SAGE）处理制作方案中具有重要性的处理操作的横截面视图。图4A-4F图示了根据本公开的实施例，表示在制作包含带有不完美填充的自对准栅极端盖（SAGE）集成插塞的集成电路结构的方法中的各种操作的横截面视图。图5A图示了根据本公开的实施例，如沿栅极切割和鳍切割所取的，具有基于现有技术水平SAGE处理方案的栅极插塞和接触插塞的集成电路结构的横截面视图。图5B图示了根据本公开的实施例，如沿栅极切割和鳍切割所取的，具有栅极端盖插塞和接触端盖插塞的集成电路结构的横截面视图。图6A-6E图示了根据本公开的实施例，在制作具有接触端盖插塞的集成电路结构的方法中的各种操作的自上而下斜角双重式横载面视图（top-downangleddoublecross-sectionalview）。图7A-7E图示了根据本公开的实施例，在制作具有栅极端盖插塞的集成电路结构的方法中的各种操作的自上而下斜角双重式横载面视图。图8图示了根据本公开的实施例，如通过鳍切割角度所取的，包含自对准栅极端盖（SAGE）集成栅极端盖插塞的集成电路结构的横截面视图。图9图示了根据本公开的另一实施例，如通过鳍切割角度所取的，包含自对准栅极端盖（SAGE）集成栅极端盖插塞的另一集成电路结构的横截面视图。图10A图示了根据本公开的实施例，具有与栅极端盖插塞集成的自对准栅极端盖隔离的非平面集成电路结构的横截面视图。图10B图示了根据本公开的实施例，沿图10A的结构的a-a’轴所取的平面图。图11A-11C图示了根据本公开的实施例，在用于finFET或三栅极器件的另一自对准栅极端盖处理制作方案中具有重要性的处理操作的横截面视图。图12图示了根据本公开的实施例的一个实现的计算装置。图13图示了包含本公开的一个或多个实施例的内插器。具体实施方式描述了具有栅极端盖插塞、或接触端盖插塞、或栅极端盖插塞和接触端盖插塞两者的自对准栅极端盖（SAGE）架构以及制作具有此类端盖插塞的SAGE架构的方法。在以下描述中，阐述众多特定细节，诸如特定集成和材料状态（regime），以便提供对本公开的实施例的透彻理解。将对本领域技术人员明显的是，在没有这些特定细节的情况下，本公开的实施例也可以被实践。在其它实例中，众所周知的特征（诸如集成电路设计布局）没有被详细描述以便不会不必要地使本公开的实施例晦涩。此外，要领会的是，附图中示出的各种实施例是说明性表示并且不一定按比例绘制。仅出于参考的目的，某一术语也可被用在以下描述中，并且因而不旨在是限制性的。例如，诸如“上”、“下”、“上方”、“下方”的术语指的是对于其而作出参考的附图中的方向。诸如“前”、“后”、“背面”和“侧面”的术语描述在一致但任意的参考框架内的组件的部分的位置和/或定向，这通过参考在讨论下描述组件的文本和相关联的附图而变得清楚。此类术语可包括以上特定提及的词、其衍生词、及相似含义的词。本文中描述的实施例可针对生产线前道（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中各个器件（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL一般覆盖直至（但不包含）金属互连层的沉积的一切事物。在最后的FEOL操作后，结果通常是带有隔离晶体管（例如，无任何线）的晶元。本文中描述的实施例可针对生产线后道（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中各个器件（例如，晶体管、电容器、电阻器等）与晶元上的布线（例如一个或多个金属化层）互连。BEOL包含接触、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合点。在制作阶段接触（焊盘）的BEOL部分中，形成互连线、通孔和介电结构。对于现代IC处理，在BEOL中可添加多于10个金属层。下面描述的实施例可适用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。具体地说，虽然示范处理方案可使用FEOL处理情形来说明，但此类方案可也适用于BEOL处理。同样地，虽然示范处理方案可使用BEOL处理情形来说明，但此类方案可也适用于FEOL处理。本公开的一个或多个实施例针对具有集成电路结构或器件的栅极电极的一个或多个栅极端盖结构（例如，作为栅极隔离区域）的集成电路结构或器件。栅极端盖结构可以是在多个半导体鳍之间形成并且与其平行对准的自对准栅极端盖（SAGE）壁。在实施例中，SAGE壁在某些位置未被降低高度以便保留栅极端盖插塞部分或接触端盖插塞部分。SAGE壁在某些其它位置被降低高度以允许SAGE壁之上的栅极或接触连续性。在具体实施例中，SAGE壁首先以初始高度来形成，并且表示在所有栅极和接触位置的介电插塞形式。SAGE壁的部分随后被降低高度，有效地移除了在选择位置中的介电插塞。在一个或多个实施例中，基于互补型金属氧化物半导体（CMOS）器件，针对逻辑晶体管制作了自对准栅极端盖结构。为提供上下文，逻辑器件继续在尺寸方面被极度缩放，产生对于栅极和接触端盖图案化的制作和生产挑战。本文中公开的一个或多个实施例解决了在超缩放处理技术中缩放栅极和接触端到端间隔的问题。在一个实施例中，垂直于栅极/接触而延伸的绝缘材料的自对准垂直网格被形成，例如被形成为SAGE壁。网格与栅极/接触的相交部提供了介电端盖插塞的所有可能位置。反转图案化方案随后被用于削减或凹陷根据设计是不需要的插塞，从而允许在已被凹陷的SAGE壁的位置之上形成接触或栅极金属以移除在那些位置中的SAGE壁的介电插塞效应。为提供其它本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：突出通过在衬底上方的沟槽隔离区域的多个半导体鳍；在所述多个半导体鳍的第一半导体鳍之上的第一栅极结构；在所述多个半导体鳍的第二半导体鳍之上的第二栅极结构；第一栅极端盖隔离结构，所述第一栅极端盖隔离结构横向地在所述第一栅极结构和所述第二栅极结构之间并与所述第一栅极结构和所述第二栅极结构相接触，所述第一栅极端盖隔离结构在所述沟槽隔离区域上并且具有与所述第一栅极结构和所述第二栅极结构的最上表面共平面的最上表面；以及第二栅极端盖隔离结构，所述第二栅极端盖隔离结构横向地在所述第一栅极结构的第一与第二横向部分之间并与所述第一栅极结构的所述第一与第二横向部分相接触，所述第二栅极端盖隔离结构在所述沟槽隔离区域上并且具有低于所述第一栅极结构的最上表面的最上表面，所述第一栅极结构的一部分在所述第二栅极端盖隔离结构的所述最上表面上。

【技术特征摘要】
2018.04.02 US 15/9435521.一种集成电路结构，包括：突出通过在衬底上方的沟槽隔离区域的多个半导体鳍；在所述多个半导体鳍的第一半导体鳍之上的第一栅极结构；在所述多个半导体鳍的第二半导体鳍之上的第二栅极结构；第一栅极端盖隔离结构，所述第一栅极端盖隔离结构横向地在所述第一栅极结构和所述第二栅极结构之间并与所述第一栅极结构和所述第二栅极结构相接触，所述第一栅极端盖隔离结构在所述沟槽隔离区域上并且具有与所述第一栅极结构和所述第二栅极结构的最上表面共平面的最上表面；以及第二栅极端盖隔离结构，所述第二栅极端盖隔离结构横向地在所述第一栅极结构的第一与第二横向部分之间并与所述第一栅极结构的所述第一与第二横向部分相接触，所述第二栅极端盖隔离结构在所述沟槽隔离区域上并且具有低于所述第一栅极结构的最上表面的最上表面，所述第一栅极结构的一部分在所述第二栅极端盖隔离结构的所述最上表面上。2.如权利要求1所述的集成电路结构，其中所述第一栅极端盖隔离结构和所述第二栅极端盖隔离结构的一个或两个包括在下介电层上的上介电层，所述上介电层比所述下介电层具有更大的介电常数。3.如权利要求1或2所述的集成电路结构，其中所述第一栅极端盖隔离结构和所述第二栅极端盖隔离结构的一个或两个包括居中垂直缝。4.如权利要求1或2所述的集成电路结构，其中所述第一栅极端盖隔离结构比所述第二栅极端盖隔离结构更宽。5.如权利要求1或2所述的集成电路结构，其中所述第二栅极端盖隔离结构比所述第一栅极端盖隔离结构更宽。6.如权利要求1或2所述的集成电路结构，其中所述第一栅极端盖隔离结构的所述最上表面与所述第一栅极结构和所述第二栅极结构的每个的介电盖的最上表面是共平面的。7.一种集成电路结构，包括：突出通过在衬底上方的沟槽隔离区域的多个半导体鳍；在所述多个半导体鳍的第一半导体鳍之上的第一源极或漏极接触结构；在所述多个半导体鳍的第二半导体鳍之上的第二源极或漏极接触结构；第一栅极端盖隔离结构，所述第一栅极端盖隔离结构横向地在所述第一源极或漏极接触结构与所述第二源极或漏极接触结构之间并与所述第一源极或漏极接触结构与所述第二源极或漏极接触结构相接触，所述第一栅极端盖隔离结构在所述沟槽隔离区域上并且具有与所述第一源极或漏极接触结构和所述第二源极或漏极接触结构的最上表面共平面的最上表面；以及第二栅极端盖隔离结构，所述第二栅极端盖隔离结构横向地在所述第一源极或漏极接触结构的第一与第二横向部分之间并与所述第一源极或漏极接触结构的所述第一与第二横向部分相接触，所述第二栅极端盖隔离结构在所述沟槽隔离区域上并且具有低于在所述第一源极或漏极接触结构的最上表面的最上表面，所述第一源极或漏极接触结构的一部分在所述第二栅极端盖隔离结构的所述最上表面上。8.如权利要求7所述的集成电路结构...

【专利技术属性】
技术研发人员：S苏布拉马尼安，C肯扬，S戈文达拉祖，CH詹，M刘，SS廖，WM哈夫茨，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US