数字锁相环及其实施方法技术

本申请案涉及一种数字锁相环及其实施方法。锁相环PLL(90)包含：模拟锁相环(105)，其用来生成输出时钟；滤波器(103)，其经耦合到所述模拟锁相环(105)；及时数转换器TDC(100)，其接收参考时钟及反馈时钟。所述反馈时钟是从所述输出时钟导出。所述TDC(100)生成数字输出值。所述PLL(90)还包含耦合到所述TDC(100)的循环滑移检测器电路(102)。所述循环滑移检测器电路(102)基于所述数字输出值而检测循环滑移且将所述数字输出值调整达对应于所述参考时钟的周期的整数倍的第二数字值。

Digital Phase Locked Loop and Its Implementation

【技术实现步骤摘要】
数字锁相环及其实施方法相关申请案本申请案要求2018年3月9日申请的美国临时申请案第62/640,611号的优先权，所述申请案特此以引用方式并入。
本专利技术涉及电路
，且更特定来说涉及一种数字锁相环及其实施方法。
技术介绍
数字锁相环(DPLL)生成输出时钟，DPLL将输出时钟锁相到输入参考时钟。DPLL包含生成数字输出值的时数转换器(TDC)，数字输出值随参考时钟与从输出时钟导出的反馈时钟的对应沿之间的相位差变化。基于来自TDC的数字信号，调整来自压控振荡器的输出时钟频率以维持锁相。
技术实现思路
在一些实施例中，一种数字锁相环(DPLL)包含：压控振荡器，其用来生成输出时钟；滤波器，其经耦合到所述压控振荡器；及时数转换器(TDC)，其接收参考时钟及反馈时钟。所述反馈时钟是从所述输出时钟导出。所述TDC生成数字输出值。所述DPLL还包含耦合到所述TDC的循环滑移检测器电路。所述循环滑移检测器电路基于所述数字输出值而检测循环滑移且将所述数字输出值调整达对应于所述参考时钟的周期的整数倍的第二数字值。在另一实例中，一种方法包含：从时数转换器重复确定第一数字值，所述第一数字值指示第一时钟与第二时钟的沿之间的时间差；及接着确定所述第一数字值变化超过阈值量。所述方法进一步包含使所述第一数字值变化达对应于所述第一时钟的周期的第二数字值以产生经修改数字输出值。附图说明对于各种实例的详细描述，现将参考附图，其中：图1说明根据实例的DPLL。图2展示其中反馈时钟滞后于参考时钟的波形。图3展示其中反馈时钟超前于参考时钟的波形。图4说明其中参考时钟与反馈时钟之间的相位差以2π(360度)相位差回绕的循环滑移。图5展示TDC电路的实例实施方案。图6说明循环滑移检测器电路在循环滑移的情况下为TDC的输出生成的校正。图7说明循环滑移检测器电路的实例实施方案。图8展示由循环滑移检测器电路执行的实例方法。具体实施方式如上所述，DPLL持续监测参考时钟与来自DPLL的输出时钟之间的相位差且调整VCO的频率以校正任何相位差。参考时钟可为在外部供应到DPLL的时钟信号。参考时钟的频率及因此周期通常维持在恒定频率/周期。然而，参考时钟的循环到循环周期可能会稍微变化。例如，归因于抖动，参考时钟的周期可能在100个循环的过程中缓慢增加且接着在下一100个周期内缓慢减小，但参考时钟在大量循环内的周期的总体平均值保持恒定。参考时钟与输出时钟之间的相位差可能会增加参考时钟的循环，此时相位差从2π回绕到0，也被称为“循环滑移”。DPLL中可容纳循环滑移是因为最终DPLL将输出时钟的相位重新锁定到参考时钟。然而，对于大多数DPLL，重新锁定输出时钟的相位可能花费相对长的时间段。然而，本文中所公开的DPLL包含立即检测循环滑移事件且相应地校正相位的循环滑移检测器电路。图1提供DPLL90的实例。图1的实例包含TDC电路100(也被称为TDC100)、循环滑移检测器电路102、数字滤波器103、模拟锁相环(APLL)105及分频器107。在一些实例中，输入到APLL105的参考时钟是晶体振荡器时钟。来自APLL105的输出时钟(CLKOUT)106是由APLL105生成的周期性信号且与输入参考时钟(REFCLK)相位对准。CLKOUT106的频率可为高于REFCLK的频率且因此包含分频器107以对频率分频以匹配输入参考时钟的频率。来自分频器107的输出信号是反馈时钟(FBCLK)。因此，FBCLK是从CLKOUT106导出。TDC电路100用以确定REFCLK与FBCLK的对应沿之间的时间。数字滤波器103对TDC的输出计数值进行滤波以生成频率控制信号104，以通过APLL105调整CLKOUT106的频率及/或相位。APLL105的CLKOUT106也用作高速时钟(HSCLK)以对TDC100内的输入参考时钟及FBCLK进行取样。术语“高速”不应被解释为将任何特定频率赋予HSCLK，除了其频率大体上大于输入参考或反馈时钟的频率。TDC确定REFCLK与从CLKOUT导出的时钟之间的相位差。从CLKOUT导出的时钟可为CLKOUT本身或CLKOUT的分频版本(正如图1的实例的情况)。即，提供到TDC100的FBCLK可为CLKOUT或CLKOUT的分频版本。如上文所解释，TDC电路100确定REFCLK与FBCLK的对应沿之间的时间差。简要地参考图2，展示时序图实例，其中REFCLK的上升沿出现在FBCLK的上升沿之前，且TDC电路100确定时间差T1，如所展示。图3展示时序图的实例，其中FBCLK的上升沿出现在REFCLK的上升沿之前，且TDC电路100确定时间差T2，如所展示。图4展示在面对例如REFCLK上的抖动的情况下REFCLK与FBCLK之间的相位差的进展。如上所述，归因于抖动或其它影响，REFCLK的循环间周期可能在数个循环的过程中逐渐攀升。当发生这种情况时，由TDC100确定的相位差也增加，如402处所展示。最后，如405处所展示，相位差达到2π(360度)且接着立即回绕到0π。图5中所说明及下文所论述的TDC100的本质引起回绕发生在2π相位误差点附近，但回绕发生的值等于2π。即，在回绕之后，TDC输出是略小于0π的值(略微为负)，如图2中所展示。405处所说明的循环滑移事件可由一些DPLL校正但仅在相当长的时间段(例如，几分钟)之后校正。图1的循环滑移检测器102检测循环滑移事件且立即校正循环滑移事件。图5展示TDC100的实例。TDC100包含TDC触发电路(TDC_TRIG)410及415、触发器420及425、逻辑门430、同步电路433、纹波计数器450、TDC计算电路455、及停止信号生成电路480。TDC100确定REFCLK与FBCLK的对应沿之间的时间差。REFCLK经提供到TDC触发电路410的输入且FBCLK经提供到TDC触发电路415的输入。TDC触发电路410、415中的每一者的另一输入是高速时钟(HSCLK)。每一触发电路410、515将其输入信号(REFCLK或FBCLK)同步到HSCLK的沿。当REFCLK为高且HSCLK从低转变为高时，来自TDC触发电路410的输出信号411被指定为REF触发且从低转变为高(或反之亦然，这取决于哪个沿被认为是有效沿)。即，REFCLK从低转变为高会在HSCLK的下一有效沿引起REF触发的对应转变。类似地，当FBCLK为高且HSCLK从低转变为高时，来自TDC触发电路415的输出信号416被指定为反馈触发且从低转变为高。即，FBCLK从低转变为高会在HSCLK的下一有效沿引起反馈触发的对应转变。逻辑门430在图1的实例中被展示为异或门(且在本文中被称为异或门430)，但是可经实施为其它逻辑门或逻辑门组合。异或门430的输入包含REF触发信号411及反馈触发信号416。异或门430的输出经提供到同步电路433。当REF触发信号411及反馈触发信号416中的一者而非两者为逻辑高时，即，在出现REFCLK或FBCLK的最早上升沿时，异或门430的输出为逻辑高。同步电路433包含D触发器438及与门440。D触发器438包含数据输入(D)、时钟输入及输出(Q)。来自异或本文档来自技高网...

【技术保护点】
1.一种数字锁相环DPLL，其包括：模拟锁相环，其用来生成输出时钟；滤波器，其经耦合到所述模拟锁相环；时数转换器TDC，其经耦合以接收参考时钟及反馈时钟，所述反馈时钟是从所述输出时钟导出，所述TDC用来生成数字输出值；及循环滑移检测器电路，其经耦合到所述TDC，所述循环滑移检测器电路用来基于所述数字输出值而检测循环滑移且将所述数字输出值调整达对应于所述参考时钟的周期的整数倍的第二数字值。

【技术特征摘要】
2018.03.09 US 62/640,611;2018.12.13 US 16/218,9701.一种数字锁相环DPLL，其包括：模拟锁相环，其用来生成输出时钟；滤波器，其经耦合到所述模拟锁相环；时数转换器TDC，其经耦合以接收参考时钟及反馈时钟，所述反馈时钟是从所述输出时钟导出，所述TDC用来生成数字输出值；及循环滑移检测器电路，其经耦合到所述TDC，所述循环滑移检测器电路用来基于所述数字输出值而检测循环滑移且将所述数字输出值调整达对应于所述参考时钟的周期的整数倍的第二数字值。2.根据权利要求1所述的DPLL，其中所述循环滑移检测器电路用来检测来自所述TDC的所述数字输出值变化超过阈值量。3.根据权利要求2所述的DPLL，其中所述循环滑移检测器电路用来响应于所述TDC的数字输出值已变化超过所述阈值量的检测而将所述第二数字值加到所述TDC的数字输出值或从所述TDC的数字输出值减去所述第二数字值。4.根据权利要求1所述的DPLL，其中调整达所述第二数字值的TDC的数字输出值将经提供到所述滤波器。5.根据权利要求1所述的DPLL，其中所述循环滑移检测器电路包含多个比较器，每一比较器包含所述TDC的数字输出值作为输入。6.根据权利要求5所述的DPLL，其中所述第二数字值是对应于所述参考时钟的一个周期的正值或也对应于所述参考时钟的一个周期的负值，且其中所述循环滑移检测器电路进一步包含：累加器；第一加法器，其用来响应于来自所述比较器中的一些的第一组信号而将所述正值加到所述累加器；及第二加法器，其用来响应于来自所述比较器中的其它比较器的第二组信号而将所述负值加到所述累加器。7.根据权利要求1所述的DPLL，其中所述循环滑移检测器电路用来检测来自所述TDC的所述数字输出值从超过第一阈值的先前值变为超过第二阈值的后续值。8.根据权利要求1所述的DPLL，其中所述循环滑移检测器电路用来检测来自所述TDC的所述数字输出值从超过第一阈值的先前值变为符号与所述先前值相反的第二值。9.一种方法，其包括：从时数转换器重复确定第一数字值，所述第一数字值指示第一时钟与第二时钟的沿之间的时间差；确定所述第一数字值变化超过阈值量；及使所述第一数字值变化达对应于所述第一时钟的周期的第二数字值以产...

【专利技术属性】
技术研发人员：贾亚瓦尔达恩·贾纳尔达纳恩，克里斯多夫·安德鲁·席尔，辛杰·丹瓦雷·帕勒克，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US