【技术实现步骤摘要】
一种半导体器件及其制作方法及包括该器件的电子设备
本专利技术涉及半导体领域，具体地，涉及一种半导体器件及其制作方法及包括该器件的电子设备。
技术介绍
随着器件特征尺寸的微缩，SiGe高迁移率沟道的三维FinFET、纳米线器件成为研究的热点。其中，SiGe材料FinFET等三维器件的阈值控制是一个重要挑战。这是因为常规FinFET的Fin高50nm左右，Fin的宽度为15nm左右，Vt调节的掺杂浓度一般在5E17到3E18cm-3的量级，注入的杂质数量在20个左右，工艺的波动造成Vt控制的困难。同时，因等离子体或原位外延掺杂很难在如此小的Fin内实现均匀性，杂质注入也会带来散射对迁移率的影响问题。因此，急需一种新型Fin的器件结构，可以调节阈值，改善迁移率(有效质量改变)和漏电等电学性能。
技术实现思路
本专利技术的目的至少部分地在于提供一种半导体器件及其制作方法以及包括该半导体的电子设备以解决阈值控制困难的问题。根据本专利技术的一个方面，提供一种半导体器件，包括：衬底，衬底为硅衬底或SOI衬底；SiGe鳍，形成在衬底上方，其中，SiGe鳍是在沿水平方向上含有不同Ge含...
【技术保护点】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底为硅衬底或SOI衬底；SiGe鳍，形成在所述衬底上方，其中，所述SiGe鳍是在沿水平方向上含有不同Ge含量的SixGe1‑x/SiyGe1‑y/SizGe1‑z三明治结构，其中所述x取值为0.05~0.95，所述y取值为0.1~0.9，所述z取值为0.05~0.95，且三明治结构的中间层SiyGe1‑y的Si含量高于两侧SixGe1‑x层和SizGe1‑z层中的Si含量，或三明治结构的中间层SiyGe1‑y的Ge含量高于两侧SixGe1‑x层和SizGe1‑z层中的Ge含量；浅沟槽隔离区，设置在所述衬底上方并形成在所述Si...
【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底为硅衬底或SOI衬底；SiGe鳍，形成在所述衬底上方，其中，所述SiGe鳍是在沿水平方向上含有不同Ge含量的SixGe1-x/SiyGe1-y/SizGe1-z三明治结构，其中所述x取值为0.05~0.95，所述y取值为0.1~0.9，所述z取值为0.05~0.95，且三明治结构的中间层SiyGe1-y的Si含量高于两侧SixGe1-x层和SizGe1-z层中的Si含量，或三明治结构的中间层SiyGe1-y的Ge含量高于两侧SixGe1-x层和SizGe1-z层中的Ge含量；浅沟槽隔离区，设置在所述衬底上方并形成在所述SiGe鳍的相对侧上，所述SiGe鳍远离所述衬底的一端突出于所述浅沟槽隔离区。2.根据权利要求1所述的半导体器件，其特征在于，氧化层设置在所述浅沟槽隔离区与所述SiGe鳍的侧壁之间。3.根据权利要求1或2所述的半导体器件，其特征在于，所述SiGe鳍靠近所述衬底的一端面与所述浅沟槽隔离区靠近所述衬底一端面共面；或所述SiGe鳍靠近所述衬底的一端面高于所述浅沟槽隔离区靠近所述衬底的一端面；或所述SiGe鳍靠近所述衬底的一端面低于所述浅沟槽隔离区靠近所述衬底的一端面。4.根据权利要求1所述的半导体器件，其特征在于，所述SiGe鳍靠近所述衬底的一端的截面为水平面、弧形面或三角形面。5.根据权利要求1所述的半导体器件，其特征在于，所述SiGe鳍的中间的SiyGe1-y层宽度为整个所述SiGe鳍宽度的1/5至1/2。6.根据权利要求1所述的半导体器件，其特征在于，在所述浅沟槽隔离区与所述氧化层之间设置一层应力层。7.根据权利要求1或6所述的半导体器件，其特征在于，所述SiGe鳍的中间的SiyGe1-y层的Si质量浓度比两侧SixGe1-x或SizGe1-z层的Si质量浓度高3%至30%。8.根据权利要求1所述的半导体器件，其特征在于，在SiGe鳍靠近所述衬底的一端面与所述衬底之间还设置一层SiGe层或纯Ge层，其中所述SiGe层中的Ge含量高于所述SiGe鳍中Ge含量。9.根据权利要求8所述的半导体器件，其特征在于，所述SiGe鳍的中间的SiyGe1-y层的Ge质量浓度比两侧SixGe1-x或SizGe1-z层的Ge质量浓度高3%至30%。10.一种制造半导体器件的方法，其特征在于，包括：在衬底中形成浅沟槽隔离区，所述浅沟槽隔离区之间的所述半导体衬底为体硅鳍结构；选择性去除所述体硅鳍结构，使所述体硅鳍结构凹进以形成凹槽，从所述凹槽处生长半导体材料以形成SiG...
【专利技术属性】
技术研发人员：李永亮，都安彦，吴振华，李超雷，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11
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