【技术实现步骤摘要】
非全摆动充电器和使用其降低动态读取功率的方法
本专利技术涉及集成电路设计领域，特别是涉及一种非全摆动充电器和使用其降低动态读取功率的方法。
技术介绍
随着半导体制程技术的不断发展，芯片特征尺寸的进一步缩小(28HKMG,22/20nm,FinFet)，静态存取内存(systemonachip，SoC)设计挑战越来越高，尤其是SoC下必须要兼顾面积/功耗/效能。对于手持式与掌上型产品，为了延长电池的使用时间静态与动态功耗是必须要尽可能降低的。为了降低动态功耗目前已经被提出的技术有降压技术，此技术可有效降低压动态功耗，但这个技术在低电压使用上会让产品的效能下降。因此，需要提出一种新的一种非全摆动充电器和使用其降低动态读取功率的方法来解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种非全摆动充电器和使用其降低动态读取功率的方法，用于解决现有技术中低压状态下降低动态功耗的同时导致产品效能下降的问题。为实现上述目的及其他相关目的，本专利技术提供一种非全摆动充电器，至少包括：第一、第二PMOS管；第三、第四NMOS管；或非门、第一、第二与非门以...
【技术保护点】
1.一种非全摆动充电器，其特征在于，至少包括：第一、第二PMOS管；第三、第四NMOS管；或非门、第一、第二与非门以及延迟缓冲器；所述延迟缓冲器输出端与所述或非门的其中一个输入端连接；所述或非门的输出端连接于所述第二与非门的其中一个输入端；所述第二与非门的输出端与所述第二PMOS管的栅极连接；所述第一PMOS管的漏极与所述第二PMOS管的源极连接，连接的节点为全局位线节点；所述第一PMOS管的栅极与所述延迟缓冲器的输入端连接；所述第三NMOS管的漏极与所述第四NMOS管的源极相连接；所述第四NMOS管的漏极连接于所述全局位线节点；所述第一与非门的输出端连接于所述第四NMOS...
【技术特征摘要】
1.一种非全摆动充电器，其特征在于，至少包括：第一、第二PMOS管；第三、第四NMOS管；或非门、第一、第二与非门以及延迟缓冲器；所述延迟缓冲器输出端与所述或非门的其中一个输入端连接；所述或非门的输出端连接于所述第二与非门的其中一个输入端；所述第二与非门的输出端与所述第二PMOS管的栅极连接；所述第一PMOS管的漏极与所述第二PMOS管的源极连接，连接的节点为全局位线节点；所述第一PMOS管的栅极与所述延迟缓冲器的输入端连接；所述第三NMOS管的漏极与所述第四NMOS管的源极相连接；所述第四NMOS管的漏极连接于所述全局位线节点；所述第一与非门的输出端连接于所述第四NMOS管的栅极；所述第一与非门的其中一个输入端连接一SRAM电路模块。2.根据权利要求1所述的非全摆动充电器，其特征在于：所述延迟缓冲器的输入端、所述或非门的另一输入端以及所述第一PMOS管的栅极连接同一低电位信号GPER。3.根据权利要求2所述的非全摆动充电器，其特征在于：所述第二与非门的另一输入端连接高电位的使能信号。4.根据权利要求3所述的非全摆动充电器，其特征在于：所述第一PMOS管的源极接高电位；所述第二PMOS管的漏极接地。5.根据权利要求4所述的非全摆动充电器，其特征在于：所述第三NMOS管的源极接地，其栅极连接YS高电位信号。6.根据权利要求1或5所述的非全摆动充电器，其特征在于：所述SRAM电路模块包括：第五至第七PMOS管、由六个MOS管构成的SRAM单元；其中所述第五至第七PMOS管的栅极相互连接，并且源、漏极首尾相接；所述第五、第六PMOS管的连接端接同一高电位；所述第五PMOS管与第七PMOS管的连接端以及所述SRAM单元的一端接入局部位线LBLU；所述第六PMOS管与第七PMOS管的连接端以及...
【专利技术属性】
技术研发人员：廖伟男，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31
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