本实用新型专利技术公开了一种减小失调电压的比较器、存储芯片及存储器，包括次级放大电路和作为输入对管的第一浮栅管和第二浮栅管，所述第一浮栅管的漏极和第二浮栅管的漏极分别连接到所述次级放大电路，使用浮栅管作为比较器的输入对管，实际上利用了浮栅管的阈值电压可以调整的特性，利用相应的测试模式测试和调整阈值电压，从而精密控制失调电压到很低的级别，同时硬件开销微小。
A Comparator, Memory Chip and Memory for Reducing Offset Voltage
【技术实现步骤摘要】
一种减小失调电压的比较器、存储芯片及存储器
本技术涉及一种比较器，特别是一种减小失调电压的比较器、存储芯片及存储器。
技术介绍
比较器在闪存设计中广泛采用，但是随着半导体制程的提高，传统形式的比较器的失调电压变得更加严重，按照通常的做法，在不改变比较器结构的前提下，采用动态校准等方法来减小失调电压，但这需要额外的硬件开销，使得闪存的成本增加，不利于企业发展。
技术实现思路
为解决上述问题，本技术提供了一种减小失调电压的比较器、存储芯片及存储器，利用浮栅管的特性和调试优势，使比较器的失调电压大大减小。本技术解决其问题所采用的技术方案是：一种减小失调电压的比较器，包括次级放大电路和作为输入对管的第一浮栅管和第二浮栅管，所述第一浮栅管的漏极和第二浮栅管的漏极分别连接到所述次级放大电路。进一步，还包括源极电压控制MOS管，所述第一浮栅管和第二浮栅管的源极相连接并接到所述源极电压控制MOS管的漏极，所述源极电压控制MOS管的源极连接数字地。进一步，所述次级放大电路包括第一MOS管、第二MOS管、第三MOS管和第四MOS管，所述第一MOS管和第二MOS管共源极，所述第一MOS管的漏极和第二MOS管的漏极分别连接所述第三MOS管的漏极和第四MOS管的漏极，所述第三MOS管的源极和第四MOS管的源极分别连接第一浮栅管的漏极和第二浮栅管的漏极，所述第一MOS管的栅极和第三MOS管的栅极均连接到所述第二MOS管的漏极，所述第二MOS管的栅极和第四MOS管的栅极均连接到所述第一MOS管的漏极。进一步，还包括用于使能控制的第一使能MOS管和第二使能MOS管，所述第一使能MOS管与第一MOS管并联且所述第一使能MOS管的源极与所述第一MOS管的源极连接，所述第二使能MOS管与第二MOS管并联且所述第二使能MOS管的源极与所述第二MOS管的源极连接，所述第一使能MOS管、第二使能MOS管、第一MOS管和第二MOS管的源极均连接到Vcc供电端。进一步，所述第一MOS管和第二MOS管为P型MOS管，所述第三MOS管和第四MOS管为N型MOS管。一种存储芯片，包括有如上面任一所述的一种减小失调电压的比较器。一种存储器，包括一个以上如上面所述的一种存储芯片。本技术实施例中提供的一个或多个技术方案，至少具有如下有益效果：使用浮栅管作为比较器的输入对管，实际上利用了浮栅管的阈值电压可以调整的特性，利用相应的测试模式测试和调整阈值电压，从而精密控制失调电压到很低的级别，同时硬件开销微小。附图说明下面结合附图和实施例对本技术作进一步说明。图1是本技术实施例的电路图；图2是传统比较器的失调电压分布图；图3是本技术的失调电压分布图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。需要说明的是，如果不冲突，本技术实施例中的各个特征可以相互结合，均在本技术的保护范围之内。第一方面，参照图1，本技术的一个实施例提供了一种减小失调电压的比较器，包括次级放大电路和作为输入对管的第一浮栅管和第二浮栅管，所述第一浮栅管的漏极和第二浮栅管的漏极分别连接到所述次级放大电路。本实施例对传统的比较器进行改进，由于传统的比较器在闪存制程日益进步的情况下，失调电压逐渐增大，原因在于输入对管的性能低下，如果针对传统的输入对管附加动态校准电路，则会造成额外的硬件开销，采用浮栅管做输入对管，可以利用相应的测试模式敬慕调整浮栅管的阈值电压，从而实现精密控制整个比较器的失调电压，同时硬件开销也非常微小。具体来说，浮栅管通过专门的电路进行擦除和编程操作，还可以附加专门的测试模式测试其Vt的值，因此使用浮栅管作为输入对管的比较器的失调电压可以做到很小。优选地，本技术的一个实施例提供了一种减小失调电压的比较器，还包括源极电压控制MOS管，所述第一浮栅管和第二浮栅管的源极相连接并接到所述源极电压控制MOS管的漏极，所述源极电压控制MOS管的源极连接数字地。本实施例中的输入对管的接地需经过源极电压控制MOS管，通过在所述源极电压控制MOS管的栅极施加使能信号，控制其导通和截止，从而控制输入对管的接地情况。优选地，本技术的一个实施例提供了一种减小失调电压的比较器，所述次级放大电路包括第一MOS管、第二MOS管、第三MOS管和第四MOS管，所述第一MOS管和第二MOS管共源极，所述第一MOS管的漏极和第二MOS管的漏极分别连接所述第三MOS管的漏极和第四MOS管的漏极，所述第三MOS管的源极和第四MOS管的源极分别连接第一浮栅管的漏极和第二浮栅管的漏极，所述第一MOS管的栅极和第三MOS管的栅极均连接到所述第二MOS管的漏极，所述第二MOS管的栅极和第四MOS管的栅极均连接到所述第一MOS管的漏极。本实施例中说明了所述次级放大电路的结构，基于四个MOS管构成放大电路。优选地，本技术的一个实施例提供了一种减小失调电压的比较器，还包括用于使能控制的第一使能MOS管和第二使能MOS管，所述第一使能MOS管与第一MOS管并联且所述第一使能MOS管的源极与所述第一MOS管的源极连接，所述第二使能MOS管与第二MOS管并联且所述第二使能MOS管的源极与所述第二MOS管的源极连接，所述第一使能MOS管、第二使能MOS管、第一MOS管和第二MOS管的源极均连接到Vcc供电端。本实施例中在所述第一MOS管和第二MOS管两侧分别附加两个并联连接的使能MOS管，两个使能MOS管的栅极均连接使能信号作控制，适用于闪存中的动态锁存比较器。优选地，本技术的一个实施例提供了一种减小失调电压的比较器，所述第一MOS管和第二MOS管为P型MOS管，所述第三MOS管和第四MOS管为N型MOS管。本实施例中，根据MOS管之间的源极和栅极的连接关系，可以安排不同类型的MOS管，实际上由于P型MOS管和N型MOS管相类似的特性，比较器电路中MOS管类型可以进行相应的调整，在此不一一详述。第二方面，本技术的一个实施例提供了一种存储芯片，包括有如上面任一所述的一种减小失调电压的比较器。第三方面，本技术的一个实施例提供了一种存储器，包括一个以上如上面所述的一种存储芯片。参照图1，本技术的一个实施例提供了一种减小失调电压的比较器，本实施例中描述的是动态锁存比较器，其结构及连接关系包括：次级放大电路和作为输入对管的第一浮栅管MN1和第二浮栅管MN2，所述第一浮栅管MN1的漏极和第二浮栅管MN2的漏极分别连接到所述次级放大电路。还包括源极电压控制MOS管MN0，所述第一浮栅管MN1和第二浮栅管MN2的源极相连接并接到所述源极电压控制MOS管MN0的漏极，所述源极电压控制MOS管MN0的源极连接数字地。所述次级放大电路包括第一MOS管MP1、第二MOS管MP2、第三MOS管MN3和第四MOS管MN4，所述第一MOS管MP1和第二MOS管MP2共源极，所述第一MOS管MP1的漏极和第二MOS管MP2的漏极分别连接所述第三MOS管MN3的漏极和第四MOS管MN4的漏极，所述第三MOS管MN3的源极和第四MOS管MN4的源极分别连接本文档来自技高网...
【技术保护点】
1.一种减小失调电压的比较器，其特征在于：包括次级放大电路和作为输入对管的第一浮栅管和第二浮栅管，所述第一浮栅管的漏极和第二浮栅管的漏极分别连接到所述次级放大电路。
【技术特征摘要】
1.一种减小失调电压的比较器，其特征在于：包括次级放大电路和作为输入对管的第一浮栅管和第二浮栅管，所述第一浮栅管的漏极和第二浮栅管的漏极分别连接到所述次级放大电路。2.根据权利要求1所述的一种减小失调电压的比较器，其特征在于：还包括源极电压控制MOS管，所述第一浮栅管和第二浮栅管的源极相连接并接到所述源极电压控制MOS管的漏极，所述源极电压控制MOS管的源极连接数字地。3.根据权利要求1所述的一种减小失调电压的比较器，其特征在于：所述次级放大电路包括第一MOS管、第二MOS管、第三MOS管和第四MOS管，所述第一MOS管和第二MOS管共源极，所述第一MOS管的漏极和第二MOS管的漏极分别连接所述第三MOS管的漏极和第四MOS管的漏极，所述第三MOS管的源极和第四MOS管的源极分别连接第一浮栅管的漏极和第二浮栅管的漏极，所述第一MOS管的栅极和第三MOS管的栅极均连接到所述第二MOS管的...
【专利技术属性】
技术研发人员：马亮，张登军，查小芳，赵士钰，刘大海，杨小龙，安友伟，李迪，张亦锋，逯钊琦，
申请(专利权)人：珠海博雅科技有限公司，
类型：新型
国别省市：广东,44
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