具有独立接口路径的存储器设备的通用管芯实现制造技术

存储器设备包括至少两个独立的接口路径，接口路径包括多个存储器存储体。存储器设备可以选择性地以存储体模式或存储体组模式操作。在存储体模式下，存储体作为逻辑存储体被操作，其中来自不同接口路径的分开的物理存储体并行操作。当逻辑存储体被访问时，属于逻辑存储体的所有物理存储体跨接口路径而被并行访问。在存储体组模式下，存储体被独立操作，但以存储体组访问。分开的接口路径作为独立的存储体组被操作，存储体在其存储体组中被单独访问。在存储体组模式下，对分开的存储体组的背对背访问是可能的，而不会造成访问延迟。

Implementation of Universal Tube Core for Memory Equipment with Independent Interface Path

【技术实现步骤摘要】
具有独立接口路径的存储器设备的通用管芯实现本申请是2016年05月18日提交的申请号为201680022947.X的同名专利申请的分案申请。相关申请本申请是基于2015年5月19日提交的美国临时申请62/163,863的非临时申请。本申请要求该临时申请的优先权的利益，并且该临时申请通过引用并入本文。
本专利技术的实施例一般地涉及存储器设备，更具体地涉及具有不同数据总线带宽的存储器子系统的通用存储器设备实现。版权声明/许可本专利文献的公开的部分可能包含受版权保护影响的材料。版权所有者不反对任何人对如专利商标局专利文件或记录中所示出的专利文献或专利公开的复制，但以其他方式保留所有版权。版权声明适用于所有数据，如下文和附图所述，并且适用于下述的任何软件：2015，IntelCorporation，AllRightsReserved。
技术介绍
计算设备使用存储器设备来存储用于处理器执行其操作的数据和代码。存在不同类型的存储器设备，其传统上用于不同的上下文中。例如，服务器设备倾向于使用允许每个通道增加存储器容量的存储器设备。因此，趋向于为服务器选择具有较窄接口的存储器设备。然而，这样的存储器本文档来自技高网...

【技术保护点】
1.一种用于存储数据的装置，包括：存储器阵列，其包括多个存储器存储体；以及模式寄存器，其包括用于存储值以指示以存储体模式还是存储体组模式操作的字段，其中，在存储体模式中，利用存储体标识符并且不利用存储体组标识符来访问所述多个存储器存储体，并且其中，在存储体组模式中，利用存储体标识符和存储体组标识符两者来访问所述多个存储器存储体；其中，在存储体模式中，存储器存储体的背对背访问的定时由单个定时参数控制，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时由与在相同存储体组中的存储体不同的定时参数控制。

【技术特征摘要】
2015.05.19 US 62/163,863;2015.09.25 US 14/865,7181.一种用于存储数据的装置，包括：存储器阵列，其包括多个存储器存储体；以及模式寄存器，其包括用于存储值以指示以存储体模式还是存储体组模式操作的字段，其中，在存储体模式中，利用存储体标识符并且不利用存储体组标识符来访问所述多个存储器存储体，并且其中，在存储体组模式中，利用存储体标识符和存储体组标识符两者来访问所述多个存储器存储体；其中，在存储体模式中，存储器存储体的背对背访问的定时由单个定时参数控制，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时由与在相同存储体组中的存储体不同的定时参数控制。2.如权利要求1所述的装置，其中，所述单个定时参数包括定时参数tCCD，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_S控制，并且在相同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_L控制。3.如权利要求1所述的装置，其中，所述存储器阵列包括16个物理存储体。4.如权利要求2所述的装置，其中，16个物理存储体在存储体模式中被作为8个逻辑存储体进行操作。5.如权利要求2所述的装置，其中，16个物理存储体在存储体模式中被作为16个逻辑存储体进行操作。6.如权利要求2所述的装置，其中，16个物理存储体在存储体组模式中被作为四个存储体组进行操作，每个存储体组具有四个存储体。7.如权利要求1所述的装置，其中，所述存储器阵列用于在存储体组模式中预取与要在存储体模式中预取的相比一半数量的位。8.如权利要求1所述的装置，其中，针对在存储体模式中的存储器访问的输入/输出(I/O)访问的突发长度是针对在存储体组模式中的I/O访问的突发长度的两倍。9.如权利要求8所述的装置，其中，针对在存储体模式中的I/O访问的所述突发长度包括16个周期，并且针对在存储体组模式中的I/O访问的突发长度包括32个周期。10.如权利要求1所述的装置，其中，所述装置包括符合低功率双数据速率(LPDDR)标准动态随机存取存储器(DRAM)的存储器设备。11.一种存储器控制器，包括：I/O(输入/输出)电路，其用于耦合到具有带有多个存储器存储体的存储器阵列的存储器设备；控制逻辑，其用于生成将配置设置写入所述存储器设备的模式寄存器的命令，所述配置设置用于指示以存储体模式还是存储体组模式操作，其中，在存储体模式中，利用存储体标识符并且不利用存储体组标识符来访问所述多个存储器存储体，并且其中，在存储体组模式中，利用存储体标识符和存储体组标识符两者来访问所述多个存储器存储体；其中，在存储体模式中，存储器存储体的背对背访问的定时由单个定时参数控制，并且在存储体组模式中，取决于后续访问是针对相同存储体组还是不同存储体组，存储器存储体的背对背访问的定时由两个不同的定时参数中的一个控制。12.如权利要求1...

【专利技术属性】
技术研发人员：K·S·贝恩斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US