一种存储体内部多异步接口访问控制装置及方法制造方法及图纸

本发明专利技术公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体。可实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。同时，本发明专利技术结构简单，控制灵活高效，易于移植扩展。

A Multi-asynchronous Interface Access Control Device and Method in Storage Body

【技术实现步骤摘要】
一种存储体内部多异步接口访问控制装置及方法
本专利技术属于集成电路设计领域，涉及一种存储体内部多异步接口访问控制装置及方法。
技术介绍
如今，随着芯片工作主频的提升，高性能SoC/ASIC芯片要求片内存储系统的访问具备高效性和高可靠性，这也就对片内接口的访问控制提出了更高的设计要求。通常情况下，片内访问接口大致分为同步和异步两种接口。同步接口需要在一个全局统一的时钟下进行控制，要严格遵守时钟的精准控制，访问速度完全受时钟特性决定。异步接口不同于同步接口，无需某一特定时钟控制，访问速度由自身接口信号特点决定，如片选、使能信号等，控制简单、灵活且高效。因此，异步接口的设计常常被用于片内，实现对存储系统的高效可靠访问。目前，异步接口设计通常要经过一级采样和多级同步(至少两级)，来消除异步信号同步过程中带来的亚稳态现象。公开号CN108268416A，名称为“一种异步接口转同步接口控制电路”，介绍了一种异步接口转同步接口的控制结构，虽然该结构能实现外部异步接口与同步电路的通信，但是其采用的一级采样和两级同步结构只对时钟信号进行处理，其他信号通过延时控制单元实现，该结构难以实现时钟的精准控制，无法满足时序要求严格的异步接口，同时对延时单元的控制精度要求极为苛刻，在芯片内部硬件实现难度大。同时，随着片内系统规模的陡增，多接口访问的需求也越来越多。因此，对于单个系统内多个异步接口的访问控制就显得格外重要，而上述方法中也无法解决多异步接口控制问题。如何实现多异步接口高效可靠地访问片内存储，是实现高性能芯片开发的关键。然而，目前实现的异步接口访问控制技术在不同层面上都反映出相应的弊端，经检索相关文献，也没有能很好解决该问题的方法。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供一种存储体内部多异步接口访问控制装置及方法。为达到上述目的，本专利技术采用以下技术方案予以实现：一种存储体内部多异步接口访问控制装置，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体；其中：端口自采样单元用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元；同步处理单元用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元；译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号；接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体；数据控制单元用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。本专利技术进一步的改进在于：端口自采样单元包括若干自采样寄存器，自采样寄存器与异步接口连接；当异步接口为带时钟控制的接口时，自采样寄存器的采样时钟为异步接口的时钟；当异步接口为不带时钟控制的接口时，自采样寄存器的采样时钟为写信号/读信号和片选信号进行“或”逻辑后的功能信号。同步处理单元包括若干组同步寄存器单元，每组同步寄存器单元均包括两个互联的同步寄存器；第一同步寄存器连接端口自采样单元，第二同步寄存器连接逻辑控制单元；第一同步寄存器采用系统时钟下降沿锁存，第二同步寄存器采用系统时钟上升沿锁存。第一同步寄存器上还设置复位信号输入端。译码转换逻辑单元包括地址数据解析模块、片选信号转换单元和控制信号产生模块；片选信号转换单元和地址数据解析模块的输入端均与同步处理单元连接，输出端均与控制信号产生模块输入端连接，控制信号产生模块输出端与接口选择单元第二输入端连接；地址数据解析模块用于多路同步信号中不能直接访问存储体的同步信号的地址数据信号的地址和数据的解析与分离，得到地址信号和数据信号；片选信号转换单元用于将多异步接口直接输入的地址比较信号、片选信号、地址信号转换成能够直接访问存储体的片选信号；控制信号产生模块用于地址信号、数据信号、能够直接访问存储体的片选信号以及多异步接口直接输入的写信号、字节选择信号进行时序转换整理，得到能够直接访问存储体的同步信号。接口选择单元为数据选择器。数据控制单元包括信号选择器和数据选择器；信号选择器的输入端连接多异步接口，控制端连接接口选择单元，输出端连接数据选择器的控制端；数据选择器的输入端连接存储体，输出端连接多异步接口；信号选择器用于通过多异步接口的输入信号和接口选择单元的接口选择信号得到数据选择器的控制信号，并输送至数据选择器；数据选择器用于根据数据选择器的控制信号控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。本专利技术还公开了一种存储体内部多异步接口访问控制方法，包括以下步骤：S1：对多异步接口的输入信号进行采样，得到多路异步采样信号；S2：将多路异步采样信号进行两级同步处理，得到多路同步信号；S3：将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，然后通过接口选择信号从所有同步信号中选择一路同步信号输送至存储体；S4：通过多异步接口的写信号/读信号或时钟信号，控制多异步接口从存储体读数据的读取状态和关闭状态，通过接口选择信号选择多异步接口中从存储体读数据的接口。本专利技术控制方法进一步的改进在于：S1的具体方法为：当异步接口为带控制时钟的接口时，将异步接口的控制时钟作为采样时钟进行采样，得到异步采样信号；当异步接口为不带控制时钟的接口时，将写信号/读信号和片选信号进行“或”逻辑后的功能信号作为采样时钟进行采样，得到异步采样信号。S4中，控制多异步接口从存储体读数据的读取状态和关闭状态的具体方法为：当异步接口为不带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当写信号/读信号为高时，接口从存储体读数据的状态切换为关闭状态；当异步接口为带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当控制时钟信号为低时，接口从存储体读数据的状态切换为关闭状态。与现有技术相比，本专利技术具有以下有益效果：本专利技术控制装置通过端口自采样单元实现外部异步接口信号的采样；通过同步处理单元实现异步信号到同步信号的转换，消除亚稳态；通过逻辑控制单元实现对多个异步接口同步后的信号进行互斥选择，实现单周期的访问，规避多接口访问冲突，提高了访问的效率和可靠性；同时将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，精简了复杂接口访问到存储级的控制信号，使得存储级接口控制简单统一；通过数据控制单元完成数据的输入和输出控制；实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。本专利技术控制装置结构简单，控制灵活高效，易于移植扩展，可广泛应用于高性能SoC/ASIC芯片中。进一步的，通过对异步接口输入信号进行逻辑运算后，用作对接口的自采样信号，可满足时序本文档来自技高网...

【技术保护点】
1.一种存储体内部多异步接口访问控制装置，其特征在于，包括端口自采样单元(3)、同步处理单元(4)、逻辑控制单元(5)以及数据控制单元(6)；端口自采样单元(3)一端与多异步接口连接，另一端依次连接同步处理单元(4)、逻辑控制单元(5)、存储体以及数据控制单元(6)，数据控制单元(6)与多异步接口连接；逻辑控制单元(5)包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元(4)，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体；其中：端口自采样单元(3)用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元(4)；同步处理单元(4)用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元(5)；译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号；接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体；数据控制单元(6)用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。...

【技术特征摘要】
1.一种存储体内部多异步接口访问控制装置，其特征在于，包括端口自采样单元(3)、同步处理单元(4)、逻辑控制单元(5)以及数据控制单元(6)；端口自采样单元(3)一端与多异步接口连接，另一端依次连接同步处理单元(4)、逻辑控制单元(5)、存储体以及数据控制单元(6)，数据控制单元(6)与多异步接口连接；逻辑控制单元(5)包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元(4)，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体；其中：端口自采样单元(3)用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元(4)；同步处理单元(4)用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元(5)；译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号；接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体；数据控制单元(6)用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。2.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述端口自采样单元(3)包括若干自采样寄存器，自采样寄存器与异步接口连接；当异步接口为带时钟控制的接口时，自采样寄存器的采样时钟为异步接口的时钟；当异步接口为不带时钟控制的接口时，自采样寄存器的采样时钟为写信号/读信号和片选信号进行“或”逻辑后的功能信号。3.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述同步处理单元(4)包括若干组同步寄存器单元，每组同步寄存器单元均包括两个互联的同步寄存器；第一同步寄存器连接端口自采样单元(3)，第二同步寄存器连接逻辑控制单元(5)；第一同步寄存器采用系统时钟下降沿锁存，第二同步寄存器采用系统时钟上升沿锁存。4.根据权利要求3所述的存储体内部多异步接口访问控制装置，其特征在于，所述第一同步寄存器上还设置复位信号输入端。5.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述译码转换逻辑单元包括地址数据解析模块、片选信号转换单元和控制信号产生模块；片选信号转换单元和地址数据解析模块的输入端均与同步处理单元(4)连接，输出端均与控制信号产生模块输入端连接，控制信号产生模块输出端与接口选择单元第二输入端连接；地址数据解析模块用于多路同步信号中不能直接访问存储体的同步信号...

【专利技术属性】
技术研发人员：李磊，张斌，楚亚楠，张春妹，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61