扇出型封装和方法技术

公开一种半导体装置和方法。所示装置包括耦合到集成布线层的管芯，其中集成布线层包括宽于所述管芯的第一宽度。所示装置还包括耦合到所述集成布线层的模塑布线层。

Fan Out Packaging and Method

【技术实现步骤摘要】
扇出型封装和方法
本文所述的实施例一般涉及用于半导体装置的封装配置和方法。
技术介绍
在半导体装置行业，总是需要更小和更薄的装置。随着尺寸缩减，以低成本来提供高产量过程能够具有挑战性。例如，扇出型晶片级封装（FOWLP）能够由于管芯偏移、模塑固化收缩、和翘曲而遭受产量损失。当需要多层重分布金属将信号、电源和地从半导体装置布线到最终球栅阵列引脚或球栅阵列焊球时，这可能被放大。期望解决小形状因数半导体装置的这些和其他挑战。附图说明图1A-1F示出按照一些示例实施例的半导体装置的选定制造阶段。图2A-2F示出按照一些示例实施例的另一个半导体装置的选定制造阶段。图3示出按照一些示例实施例的半导体装置。图4示出按照一些示例实施例的半导体装置。图5示出按照一些示例实施例的半导体装置。图6示出按照一些示例实施例的半导体装置的制造方法的流程图。图7示出按照一些示例实施例的可结合半导体装置和方法的系统。具体实施方式以下描述和附图充分地示出具体实施例以使本领域的技术人员能够实践它们。其他实施例可结合结构、逻辑、电气、过程和其他改变。一些实施例的部分和特征可包括在其他实施例的那些部分和特征中或由其替代。权利要求书中提出的实施例包含那些权利要求的所有可用等同体。图1A-1F示出按照一个示例的过程或形成半导体装置的步骤。管芯102示出为安装到载体110。在一个示例中，管芯102安装到扇出型晶片级载体110上。使用扇出型晶片级过程的制造的一个优点包括在管芯上廉价并容易地形成多个小规模连接，以及增加用于形成后续布线层的侧面积量的能力。在图1A中，管芯102在载体110上被间隔开，允许管芯侧面上的更多不动产（realestate）以形成扇出型互连。通过同时在晶片级载体110上处理多个管芯，能够增加处理操作中的效率。在所示示例中，管芯102包括从管芯102的表面延伸的多个支柱104。在一个示例中，支柱包括铜支柱或铜合金支柱。虽然铜和铜合金支柱用作示例，但本专利技术不限于此。可使用其他导体（诸如铝）或其他金属。在一个示例中，使用电镀形成支柱104。在一个示例中，通过物理沉积（诸如溅射）形成支柱104。在一个示例中，通过电解镀过程中的化学沉积来形成支柱104。在一个示例中，以精细的间距形成支住104以与在管芯102的表面上或管芯102的活动表面内形成的半导体装置的规模相匹配。下文（并且特别是在图3中）包括本专利技术的示例中使用的间距差异的进一步讨论。图1B示出另外的处理操作。在图1B中，在管芯102和支柱104上方形成密封剂106。在一个示例中，密封剂可包括环氧基密封剂。在本专利技术的范围内，可使用其他聚合物基密封剂。在一个示例中，密封剂106可包括悬在聚合物基体中的一个或多个填充物微粒。在一个示例中，密封剂106在管芯102和支柱104上方模塑或冲压。模塑操作可促进细致和复杂表面形貌（诸如支柱104）的填充。通过模塑操作形成的密封剂106将物理地与层压和蚀刻或其他方式处理的介电材料不同。例如，通过模塑操作形成的密封剂106将呈现指示密封剂106使用模塑操作形成的流线和最终特征。图1C示出另外的处理操作。在图1C中，密封剂106已被薄化以显露支柱104的顶面。在一个示例中，使用研磨液（slurry）或其他研磨剂来研磨密封剂106以提供薄化。在一个示例中，在检验生产的最终产品时，密封剂106的研磨将是可检测到的。图1D示出另外的处理操作。在图1D中，已移除载体110。但是，晶片（包括多个管芯102）保持为单件。虽然此示例中在这个阶段移除载体110，但也可以在过程中的其他点移除载体110。例如，可在下述步骤1E后移除载体110。在图1E中示出另外的处理操作。在图1E中，集成布线层120在管芯102上方形成，并耦合到支柱104。在一个示例中，整体成形包括镀敷或以其他方式直接在支柱104上形成导体布线124（诸如迹线和通孔）。整体成形对照分开的电路板的后续连接（通过诸如焊球的连接结构）来描述。图1E示出嵌入或部分嵌入电介质122内的多个导体布线124。在一个示例中，电介质122在导体布线124的单个层上方一次沉积一个层。从诸如聚酰亚胺基材料的材料沉积电介质122提供多个制造优点，与上文所述的那些优点相似。沉积（例如旋涂）能够容易地填充复杂形貌，诸如导体布线124的沉积层。如上所讨论的，通过使用扇出型晶片级处理技术在晶片级上形成集成布线层120，增加了制造效率。虽然使用晶片级作为示例，但在本专利技术的范围内，可使用其他批量处理。在一个示例中，使用面板级批量处理来代替晶片批量处理。在图1F中，晶片已沿线条108切分（singulate）以提供多个单独批量处理的半导体装置130。在这个上下文中，术语“晶片级半导体装置”是指在晶片级形成（如以上示例中所述）并随后如图1F中所示切分的单独装置。如上所述，单独批量处理的半导体装置130的制造方法能体多种方式被检测，包括但不限于检测到的密封剂流动，以及集成布线层120的集成建立。图1F还示出管芯102的暴露背面103，其产生于图1A-1F中所述的制造过程。暴露背面103的一个优点包括改进操作期间管芯102的冷却。因为图1A-1C中管芯102的位置靠近载体102，图1A-1F的示例导致暴露背面103。以下示例中描述了管芯背面暴露的其他示例。图2A-2F示出按照一个示例的另一个过程或形成半导体装置的步骤。与图1A-1F相似，管芯202示出为安装到载体210。在一个示例中，管芯202安装到扇出型晶片级载体210上。虽然使用扇出型晶片级载体210作为示例，但可使用其他批量处理载体，诸如面板载体（矩形，而不是像晶片一样的圆形）。在所示示例中，管芯202包括在管芯202内形成并与其表面共面的多个接触部204。在一个示例中，使用电镀形成接触部204。在一个示例中，通过物理沉积（诸如溅射）形成接触部204。在一个示例中，通过无电镀过程中的化学沉积形成接触部204。在一个示例中，以精细的间距形成接触部204以与在管芯202的表面上或管芯202的活动表面内形成的半导体装置的规模相匹配。图2B示出另外的处理操作。在图2B中，在管芯202上方形成密封剂206。在一个示例中，密封剂206可包括环氧基密封剂。在本专利技术的范围内，可使用其他聚合物基密封剂。在一个示例中，密封剂206可包括悬在聚合物基体中的一个或多个填充物微粒。在一个示例中，密封剂206在管芯202上方模塑或冲压。如以上示例中所讨论的，通过模塑操作形成的密封剂206将物理地与层压和蚀刻以其他方式处理的介电材料不同。例如，通过模塑操作形成的密封剂206将呈现指示密封剂206使用模塑操作形成的流线和最终特征。图2C示出另外的处理操作。在图2C中，已移除载体210，并且暴露接触部204。与图1A-1F的示例对比，图2C的配置不需要任何薄化操作，诸如研磨以暴露接触部204。只需要移除载体210。与图1D相似，虽然已移除载体210，但晶片（包括多个管芯202）保持为单件。在图2D中示出另外的处理操作。在图2D中，集成布线层220在管芯202上方形成，并耦合到接触部204。在一个示例中，整体成形包括镀敷或以其他方式直接在接触部204上形成导体布线224（诸如迹线和通孔）。整体成形对照分开本文档来自技高网...

【技术保护点】
1. 一种半导体装置，包括：耦合到集成布线层的管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；以及耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度。

【技术特征摘要】
2017.12.22 US 15/8531731.一种半导体装置，包括：耦合到集成布线层的管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；以及耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度。2.如权利要求1所述的半导体装置，其中所述管芯通过从所述管芯的表面延伸的多个支柱耦合到所述集成布线层。3.如权利要求1所述的半导体装置，其中所述管芯通过与所述管芯的表面齐平的多个接触部耦合到所述集成布线层。4.如前述权利要求中的任一个所述的半导体装置，其中所述模塑布线层通过一个或多个焊料连接耦合到所述集成布线层。5.如权利要求1-4中的任一个所述的半导体装置，其中所述管芯由横向延伸到与所述集成布线层相同宽度的第一密封剂横向包围。6.如权利要求5所述的半导体装置，其中所述第一密封剂由横向延伸到与所述模塑布线层相同宽度的第二密封剂横向包围。7.如权利要求1-4中的任一个所述的半导体装置，其中所述集成布线层包括大于管芯互连间距的第一互连间距，并且其中所述模塑布线层包括大于所述第一互连间距的第二互连间距。8.如权利要求1-4中的任一个所述的半导体装置，其中所述管芯的背面被暴露。9.如权利要求8所述的半导体装置，其中所述管芯的背面连同所述第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。10.一种电子系统，包括：耦合到集成布线层的处理器管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度；耦合到所述模塑布线层的电路板；以及耦合到所述电路板的存储器装置，其中所述电路板配置成在所述处理器管...

【专利技术属性】
技术研发人员：L凯泽，T奥尔特，T瓦格纳，B魏德哈斯，
申请(专利权)人：英特尔IP公司，
类型：发明
国别省市：美国,US