三维芯片堆叠件及其形成方法技术

一种三维芯片堆叠件包括：接合至第二芯片的第一芯片以在它们之间形成接合的互连件。接合的互连件包括：位于第一芯片的第一衬底上方的第一导电柱、位于第二芯片的第二衬底上方的第二导电柱和介于第一导电柱和第二导电柱之间的接合结构。接合结构包括邻近第一导电柱的第一IMC区域、邻近第二导电柱的第二IMC区域和介于第一IMC区域和第二IMC区域之间的金属化层。本发明专利技术还公开了三维芯片堆叠件的形成方法。

Three-Dimensional Chip Stacker and Its Formation Method

【技术实现步骤摘要】
三维芯片堆叠件及其形成方法本申请是2014年1月23日提交的优先权日为2013年9月3日的申请号为201410033284.4的名称为“三维芯片堆叠件及其形成方法”的专利技术专利申请的分案申请。
本专利技术一般地涉及半导体
，更具体地，涉及三维芯片堆叠件及其形成方法。
技术介绍
在尝试进一步增加电路密度的过程尝试中，已经对三维集成电路(3DIC)进行了研究。在3DIC的典型形成工艺中，两个芯片接合在一起，且在衬底上的每一个芯片和接触焊盘之间形成电连接。例如，可以通过将一个芯片附接在另一个芯片的顶部上来完成接合两个芯片。然后，将堆叠式芯片接合至载体衬底，且接合引线将每一个芯片上的接触焊盘电连接至载体衬底上的接触焊盘。然而，这需要载体衬底大于芯片，以用于引线接合。最近的尝试更多地集中于倒装芯片互连件和导电球/凸块的使用以在芯片和下方的衬底之间形成连接，从而允许在相对较小的封装件中实现高布线密度。传统芯片堆叠所使用的焊料接点包括焊料、助焊剂和底部填充物。所有这些工艺在间距、接点高度和助焊剂残留物上均具有缺陷和局限性。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，本文档来自技高网...

【技术保护点】
1.一种三维芯片堆叠件，包括：第一芯片，包含第一衬底；和第二芯片，包含第二衬底；其中，所述第一芯片接合至所述第二芯片以在所述第一衬底和所述第二衬底之间形成接合的互连件，所述接合的互连件包括：位于所述第一衬底上方的第一导电柱、位于所述第二衬底上方的第二导电柱、及介于所述第一导电柱和所述第二导电柱之间的接合结构；以及所述接合结构包括：邻近所述第一导电柱的第一金属间化合物(IMC)区域、邻近所述第二导电柱的第二金属间化合物区域及介于所述第一金属间化合物区域和所述第二金属间化合物区域之间的金属化层。

【技术特征摘要】
2013.09.03 US 14/016,9661.一种三维芯片堆叠件，包括：第一芯片，包含第一衬底；和第二芯片，包含第二衬底；其中，所述第一芯片接合至所述第二芯片以在所述第一衬底和所述第二衬底之间形成接合的互连件，所述接合的互连件包括：位于所述第一衬底上方的第一导电柱、位于所述第二衬底上方的第二导电柱、及介于所述第一导电柱和所述第二导电柱之间的接合结构；以及所述接合结构包括：邻近所述第一导电柱的第一金属间化合物(IMC)区域、邻近所述第二导电柱的第二金属间化合物区域及介于所述第一金属间化合物区域和所述第二金属间化合物区域之间的金属化层。2.根据权利要求1所述的三维芯片堆叠件，其中，所述金属化层包括铜层。3.根据权利要求1所述的三维芯片堆叠件，其中，所述第一金属间化合物区域包括铜和锡。4.根据权利要求1所述的三维芯片堆叠件，其中，所述第二金属间化合物区域包括铜和锡。5.根据权利要求1所述的三维芯片堆叠件，其中，所述第一导电柱包括铜柱。6.根据权利要求5所述的三维芯片堆叠件，其中，所述第一导电柱包括位于所述铜柱上的金属覆盖层。7.根据权利要求6所述的三维芯片堆叠件，其中，所述金属覆盖层包括镍层。8.根据权利要求7所述的三维芯片堆叠件，其中，所述第一金属间...

【专利技术属性】
技术研发人员：陈伟铭，谢正贤，黄松辉，许国经，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71