半导体器件制造技术

本公开提供一种半导体器件，包括衬底、n‑型层、n+型区域、p型区域、p+型区域、栅极绝缘层、栅电极、源电极以及漏电极，其中，在平面图中，n+型区域设置在n‑型层的左侧和右侧，并且在平面图中配置为形成带状图案，其中，在平面图中，p+型区域设置在n+型区域的外表面上，并且在平面图中配置为形成带状图案，其中，在平面图中，在n+型区域的内表面上设置有p型区域，并且p型区域在平面图中沿n+型区域的长度方向以预定间隔分离。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2017年12月14日提交的第10-2017-0172339号韩国专利申请的优先权和权益，其全部内容通过引用合并于此。
本公开涉及一种半导体器件。
技术介绍
本节中的陈述仅提供与本公开相关的背景信息，并且可能不构成现有技术。在功率半导体器件中可能期望低电阻或低饱和电压，以便在流过非常大的电流时降低导通状态下的功率损耗。此外，可以期望高击穿电压特性，其是在截止状态期间或开关断开时可以承受施加到功率半导体器件的两个端子上的反向高电压的特性。用于形成功率半导体器件的原材料的外延层或漂移区的浓度和厚度可以根据电力系统所需的额定电压来确定。根据泊松方程，可以期望浓度低且厚度厚的外延层或漂移区，这与期望功率半导体器件的高击穿电压一样。然而，它也可能增大导通电阻并降低正向电流密度。因此，在设计功率半导体器件时，可能希望尽可能地克服上述折衷。在包括应用有碳化硅(SiC)的反型层沟道的MOSFET元件的情况下，氧化硅层和碳化硅界面的状态不好，并且可能影响通过邻近氧化硅层生成的沟道的电子/电流的流动。结果，电子的迁移率可能非常低。
技术实现思路
本公开提供一种包括反型层沟道和累积层沟道的半导体器件。本公开的一种实施方式中的半导体器件，包括衬底、n-型层、n+型区域、p型区域、p+型区域、栅极绝缘层、栅电极、源电极以及漏电极，其中，在平面图中，n+型区域分别设置在n-型层的左侧和右侧，在平面图中，p+型区域设置在n+型区域的外表面上，在平面图中，在n+型区域的内表面上设置有p型区域，在平面图中，n+型区域和p+型区域配置为形成带状图案，并且在平面图中，p型区域沿n+型区域的长度方向以预定间隔分离。在p型区域之间可以设置有n-型层。n-型层可以设置在衬底的第一表面上，n+型区域、p型区域和p+型区域可以设置在n-型层的上部，栅极绝缘层可以设置在n-型层、p型区域和n+型区域之上，栅电极可以设置在栅极绝缘层上，源电极可以与栅电极绝缘并且设置在p+型区域和n+型区域之上，并且漏电极可以设置在衬底的第二表面上。在平面图中，沟道可以形成在与栅极绝缘层重叠并且设置在n+型区域的内表面上的p型区域和n-型层中。沟道可以包括第一沟道和第二沟道。在平面图中，第一沟道可以形成在与栅极绝缘层重叠并且设置在n+型区域的内表面上的p型区域中。在平面图中，第二沟道可以形成在与栅极绝缘层重叠并且设置在n+型区域的内表面上的n-型层中。在平面图中，p型区域可以在栅极绝缘层的中心线两侧沿长度方向错开设置。在平面图中，p型区域可以在栅极绝缘层的中心线两侧对称设置。n+型区域和p+型区域可以设置在p型区域的上部。n+型区域和p+型区域可以设置为彼此相邻并彼此接触。如上所述，在本公开的一些实施方式中，当半导体器件包括反型层沟道和累积层沟道时，可以改善电子的迁移率和电流。因此，可以减小半导体器件的导通电阻。此外，由于累积层沟道的宽度可以通过离子注入来控制，所以可以降低工艺的复杂度。根据本文提供的描述，其他适用领域将变得显而易见。应该理解的是，说明和具体示例仅用于说明的目的，而不旨在限制本公开的范围。附图说明为了能够很好地理解本公开，现在将参照附图通过示例描述其各种实施方式，其中：图1是示意性地示出半导体器件的布局的示例的视图；图2是示意性地示出沿图1的II-II线截取的截面的示例的视图；图3是示意性地示出沿图1的III-III线截取的截面的示例的视图；以及图4是示意性地示出半导体器件的布局的示例的视图。本文描述的附图仅用于说明的目的，并不旨在以任何方式限制本公开的范围。具体实施方式以下描述本质上仅仅是示例性的，并不旨在限制本公开、应用或用途。应该理解的是，贯穿附图，对应的附图标记表示相同或对应的部件和特征。将参照附图详细描述本公开的示例性实施方式。本公开可以以多种不同的形式修改，并且不应被解释为限于本文阐述的示例性实施方式。而是，提供本公开的示例性实施方式以使得本公开将是彻底和完整的，并将向本领域技术人员充分传达本公开的构思。在附图中，为了清楚起见，可以夸大层和区域的厚度。此外，当层被描述为形成在另一层上或衬底上时，这意味着该层可以形成在另一层上或衬底上，或者第三层可以插在该层和另一层或衬底之间。图1是示意性地示出本公开的一些实施方式中的半导体器件的布局的示例的视图。图2是示意性地示出沿图1的II-II线截取的截面的示例的视图。图3是示意性地示出沿图1的III-III线截取的截面的示例的视图。参照图1至图3，本公开的一些实施方式中的半导体器件包括衬底100、n-型层200、p型区域300、n+型区域400、p+型区域500、栅极绝缘层600、绝缘层650、栅电极700、源电极800以及漏电极900。图1是示意性地示出其中省略绝缘层650、栅电极700和源电极800的半导体器件的布局的一个示例的视图。首先，将描述本公开的一些实施方式中的半导体器件的详细堆叠结构。衬底100可以是n+型碳化硅衬底。n-型层200设置在衬底100的第一表面上。p型区域300、n+型区域400和p+型区域500设置在n-型层200的上部。n+型区域400和p+型区域500设置在p型区域300的上部。n+型区域400和p+型区域500设置为彼此相邻并且彼此接触。可以通过外延生长在衬底100的第一表面上形成n-型层200。p型区域300可以通过在n-型层200的上表面上注入诸如硼(B)、铝(Al)、镓(Ga)以及铟(In)的p型离子而形成。n+型区域400可以通过在p型区域300的上表面上注入诸如氮(N)、磷(P)、砷(As)以及锑(Sb)的n型离子而形成。p+型区域500可以通过在p型区域300的上表面上注入诸如硼(B)、铝(Al)、镓(Ga)以及铟(In)的p型离子而形成。p+型区域500的离子掺杂浓度高于p型区域300的离子掺杂浓度。栅极绝缘层600设置在n-型层200、p型区域300和n+型区域400上，并且栅电极700设置在栅极绝缘层600上。绝缘层650设置在栅电极700和栅极绝缘层600上。绝缘层650覆盖栅电极700的侧表面。栅极绝缘层600和绝缘层650可以包括氧化硅(SiO2)，并且栅电极700可以包括多晶硅或金属。源电极800设置在p+型区域500、n+型区域400以及绝缘层650上，并且漏电极900设置在衬底100的第二表面上。源电极800与n+型区域400和p+型区域500接触。这里，衬底100的第二表面表示与衬底100的第一表面相反的表面。源电极800和漏电极900可以包括欧姆金属。接下来，将描述本公开的一些实施方式中的半导体器件的布局。在平面图中，n+型区域400分别设置在n-型层200的左侧和右侧，并且p+型区域500设置在n+型区域400的外表面上。n+型区域400和p+型区域500在平面图中呈带状图案。在平面图中，在n+型区域400的内表面上设置有p型区域300并且在平面图中沿n+型区域400的长度方向以预定间隔分离。即，在平面图中，沿n+型区域400的长度方向在p型区域300之间设置有n-型层200。这里，在平面图中，n+型区域400的内表面是在平面图中n+型区域400与n-型层200接触的一侧的侧表面，并本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；n‑型层；n+型区域；p型区域；p+型区域；栅极绝缘层；栅电极；源电极；和漏电极，其中，所述n+型区域：在俯视时，设置在所述n‑型层的左侧和所述n‑型层的右侧，并且在俯视时，配置为形成带状图案，其中，所述p+型区域：在俯视时，设置在所述n+型区域的外表面上；并且在俯视时，配置为形成带状图案，以及其中，在俯视时，在所述n+型区域的内表面上设置有所述p型区域，并且在俯视时，所述P型区域沿所述n+型区域的长度方向以预定间隔分离。

【技术特征摘要】
2017.12.14 KR 10-2017-01723391.一种半导体器件，包括：衬底；n-型层；n+型区域；p型区域；p+型区域；栅极绝缘层；栅电极；源电极；和漏电极，其中，所述n+型区域：在俯视时，设置在所述n-型层的左侧和所述n-型层的右侧，并且在俯视时，配置为形成带状图案，其中，所述p+型区域：在俯视时，设置在所述n+型区域的外表面上；并且在俯视时，配置为形成带状图案，以及其中，在俯视时，在所述n+型区域的内表面上设置有所述p型区域，并且在俯视时，所述P型区域沿所述n+型区域的长度方向以预定间隔分离。2.如权利要求1所述的半导体器件，其中：在所述p型区域之间设置有所述n-型层。3.如权利要求2所述的半导体器件，其中：所述n-型层设置在所述衬底的第一表面上，所述n+型区域、所述p型区域和所述p+型区域设置在所述n-型层的上部，所述栅极绝缘层设置在所述n-型层、所述p型区域和所述n+型区域之上，所述栅电极设置在所述栅极绝缘层上，所述源电极与所述栅电极绝缘并且设置在所述p+型区域...

【专利技术属性】
技术研发人员：千大焕，
申请(专利权)人：现代自动车株式会社，起亚自动车株式会社，
类型：发明
国别省市：韩国,KR