一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片制造技术

本发明专利技术公开一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片，其包括第一电压域输入输出模块、第二电压域输入输出模块、第一电源端、第二电源端、第一输入输出端、第二输入输出端、第一复位端和第二复位端。本发明专利技术通过第一、第二电压域输入输出模块分别对各自的输入输出端的低电平下降沿先后关系进行判断锁存，实现双向数字电平转换方向的自动检测设置、驱动设置及时序设置。通过以上方式，本发明专利技术可解决现有技术中双向数字电平转换电路及芯片需要额外方向使能控制端、输出驱动能力不足、动态功耗高的问题。

【技术实现步骤摘要】
一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片
本专利技术专利涉及电子领域，尤其是涉及一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片。
技术介绍
集成电路广泛应用于电子和计算机系统中，随着半导体工艺制程的多样化、专用芯片的功能差异化以及电路技术越来越先进，使得不同工作电压域的芯片之间的通信连接变得越来越普遍，这其中不同电压域芯片的通信连接就需要通过数字电平转换电路或芯片进行电平变换处理，方能完成可靠通信。传统的电平转换电路通常采用光耦隔离或漏极开路等结构外加上拉电阻来实现，但上拉电阻往往驱动能力不够，同时要实现双向电平转换则需要更复杂的外部电路以及占用更多的主控芯片控制端口和更大的电路板面积。因此，采用集成的单芯片数字电平转换芯片已成为了电路设计者的首选，比如德州仪器公司(TexasInstruments)出品的SN74LVC系列和SN74AVC系列双向电平转换芯片被广泛使用，但此系列芯片需要方向使能控制，额外占用主控芯片的控制端口，系统应用上不够精简与灵活，成本也较高。
技术实现思路
本专利技术的目的是提供一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片，用于简化电子系统不同电压域芯片之间通信的电平转换结构，精简系统体积，降低成本。为实现上述目的，本专利技术实施例提供以下技术方案：在一方面，本专利技术实施例提供一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路，其包括第一电压域输入输出模块、第二电压域输入输出模块、第一电源端、第二电源端、第一输入输出端、第二输入输出端、第一复位端和第二复位端。优选地，所述第一电压域输入输出模块包含第一逻辑电平转换模块、第一D触发器、第一时序产生模块、第一反相器、第一电阻、第三电阻、第一NMOS、第一PMOS和第三PMOS，其中第一D触发器、第一时序产生模块、第一反相器采用第一电源端供电；所述第二电压域输入输出模块包含第二逻辑电平转换模块、第二D触发器、第二时序产生模块、第二反相器、第二电阻、第四电阻、第二NMOS、第二PMOS和第四PMOS，其中第二D触发器、第二时序产生模块、第二反相器采用第二电源端供电。优选地，所述第一时序产生模块和第二时序产生模块的电路结构相同，均包含时钟输入端(Cd)、第一时钟输出端(C1)、第二时钟输出端(C2)、时序复位输入端(ResetB)、时序使能输入端(ENB)和时序控制输入端(Ctrl)。优选地，所述第一逻辑电平转换模块和第二逻辑转换模块的电路结构相同，均包含低压电源端(VL)、低压逻辑输入端(DL)、高压电源端(VH)和高压逻辑输出端(DH)。优选地，所述第一D触发器和第二D触发器的电路结构相同，均包含触发数据输入端(D)、触发时钟输入端(Clk)、锁存输出端(Q)和锁存置位输入端(SetB)。优选地，所述第一电压域模块的第一PMOS源极接第一电源端、漏极接第三PMOS的源极和第一电阻的一端，第一电阻的另一端、第三电阻的一端、第三PMOS的漏极及第一NMOS的漏极共接于第一输入输出端，第三电阻的另外一端接第一反相器的输入端，第一NMOS的源极接地，第一时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)分别接第一PMOS的栅极和第一NMOS的栅极、时序使能输入端(ENB)接第三PMOS的栅极和第一D触发器的锁存输出端(Q)，第一时序产生模块的时钟输入端(Cd)和第一D触发器的触发时钟输入端(Clk)接第一逻辑电平转换模块的高压逻辑输出端(DH)，第一时序产生模块的时序控制输入端(Ctrl)、第一D触发器的触发数据输入端(D)、第一反相器的输出端共接于所述第二逻辑电平转换模块的低压逻辑输入端(DL)，第一时序产生模块的时序复位输入端(ResetB)和第一D触发器的锁存置位输入端(SetB)接第一复位端，第一逻辑电平转换模块的高压电源端(VH)接第一电源端、低压电源端(VL)接第二电源端。优选地，所述第二电压域模块的第二PMOS源极接第二电源端、漏极接第四PMOS的源极和第二电阻的一端，第二电阻的另一端、第四电阻的一端、第四PMOS的漏极及第二NMOS的漏极共接于第二输入输出端，第四电阻的另外一端接第二反相器的输入端，第二NMOS的源极接地，第二时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)分别接第二PMOS的栅极和第二NMOS的栅极、时序使能输入端(ENB)接第四PMOS的栅极和第二D触发器的锁存输出端(Q)，第二时序产生模块的时钟输入端(Cd)和第二D触发器的触发时钟输入端(Clk)接第二逻辑电平转换模块的高压逻辑输出端(DH)，第二时序产生模块的时序控制输入端(Ctrl)、第二D触发器的触发数据输入端(D)、第二反相器的输出端共接于所述第一逻辑电平转换模块的低压逻辑输入端(DL)，第二时序产生模块的时序复位输入端(ResetB)和第二D触发器的锁存置位输入端(SetB)接第二复位端，第二逻辑电平转换模块的高压电源端(VH)接第二电源端、低压电源端(VL)接第一电源端。优选地，所述第一复位端为逻辑低电平时，第一D触发器的锁存输出端(Q)输出逻辑高电平，当第一复位端为逻辑高电平时，第一D触发器的触发时钟输入端(Clk)在上升沿锁存触发数据输入端(D)的数字电平，并输出至锁存输出端(Q)；所述第二复位端为逻辑低电平时，第二D触发器的锁存输出端(Q)输出逻辑高电平，当第二复位端为逻辑高电平时，第二D触发器的触发时钟输入端(Clk)在上升沿锁存触发数据输入端(D)的数字电平，并输出至锁存输出端(Q)。优选地，所述第一复位端为逻辑低电平时，所述第一时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)均输出逻辑低电平；所述第二复位端为逻辑低电平时，所述第二时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)均输出逻辑低电平。优选地，在所述第一复位端为逻辑高电平的情况下：当所述第一时序产生模块的时序使能输入端(ENB)等于逻辑低电平时，所述第一时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)与第一时序产生模块的时钟输入端(Cd)同相位，第一时序产生模块的第一时钟输出端(C1)上升沿提前于第二时钟输出端(C2)的上升沿、下降沿滞后于第二时钟输出端(C2)的下降沿；当所述第一时序产生模块的时序使能输入端(ENB)等于逻辑高电平时，所述第一时序产生模块的第二时钟输出端(C2)输出逻辑低电平、第一时钟输出端(C1)跟随时序控制输入端(Ctrl)。优选地，在所述第二复位端为逻辑高电平的情况下：当所述第二时序产生模块的时序使能输入端(ENB)等于逻辑低电平时，所述第二时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)与第二时序产生模块的时钟输入端(Cd)同相位，第二时序产生模块的第一时钟输出端(C1)上升沿提前于第二时钟输出端(C2)的上升沿、下降沿滞后于第二时钟输出端(C2)的下降沿；当所述第二时序产生模块的时序使能输入端(ENB)等于逻辑高电平时，所述第二时序产生模块的第二时钟输出端(C2)输出逻辑低电平、第一时钟输出端(C1)跟随时序控制输入端(Ctrl)。优选地，所述第一逻辑电平转换模块实现将第一电压域的数字逻本文档来自技高网...

【技术保护点】
1.一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路，其包括第一电压域输入输出模块、第二电压域输入输出模块、第一电源端、第二电源端、第一输入输出端、第二输入输出端、第一复位端和第二复位端，其中，所述第一电压域输入输出模块包含第一逻辑电平转换模块、第一D触发器、第一时序产生模块、第一反相器、第一电阻、第三电阻、第一NMOS、第一PMOS和第三PMOS，所述第一D触发器、第一时序产生模块、第一反相器采用第一电源端供电；所述第二电压域输入输出模块包含第二逻辑电平转换模块、第二D触发器、第二时序产生模块、第二反相器、第二电阻、第四电阻、第二NMOS、第二PMOS和第四PMOS，所述第二D触发器、第二时序产生模块、第二反相器采用第二电源端供电；所述第一时序产生模块和第二时序产生模块的电路结构相同，均包含时钟输入端(Cd)、第一时钟输出端(C1)、第二时钟输出端(C2)、时序复位输入端(ResetB)、时序使能输入端(ENB)和时序控制输入端(Ctrl)；所述第一逻辑电平转换模块和第二逻辑转换模块的电路结构相同，均包含低压电源端(VL)、低压逻辑输入端(DL)、高压电源端(VH)和高压逻辑输出端(DH)；所述第一D触发器和第二D触发器的电路结构相同，均包含触发数据输入端(D)、触发时钟输入端(Clk)、锁存输出端(Q)和锁存置位输入端(SetB)。...

【技术特征摘要】
1.一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路，其包括第一电压域输入输出模块、第二电压域输入输出模块、第一电源端、第二电源端、第一输入输出端、第二输入输出端、第一复位端和第二复位端，其中，所述第一电压域输入输出模块包含第一逻辑电平转换模块、第一D触发器、第一时序产生模块、第一反相器、第一电阻、第三电阻、第一NMOS、第一PMOS和第三PMOS，所述第一D触发器、第一时序产生模块、第一反相器采用第一电源端供电；所述第二电压域输入输出模块包含第二逻辑电平转换模块、第二D触发器、第二时序产生模块、第二反相器、第二电阻、第四电阻、第二NMOS、第二PMOS和第四PMOS，所述第二D触发器、第二时序产生模块、第二反相器采用第二电源端供电；所述第一时序产生模块和第二时序产生模块的电路结构相同，均包含时钟输入端(Cd)、第一时钟输出端(C1)、第二时钟输出端(C2)、时序复位输入端(ResetB)、时序使能输入端(ENB)和时序控制输入端(Ctrl)；所述第一逻辑电平转换模块和第二逻辑转换模块的电路结构相同，均包含低压电源端(VL)、低压逻辑输入端(DL)、高压电源端(VH)和高压逻辑输出端(DH)；所述第一D触发器和第二D触发器的电路结构相同，均包含触发数据输入端(D)、触发时钟输入端(Clk)、锁存输出端(Q)和锁存置位输入端(SetB)。2.根据权利要求1所述的具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路，其特征在于，所述第一电压域模块的第一PMOS源极接第一电源端、漏极接第三PMOS的源极和第一电阻的一端，第一电阻的另一端、第三电阻的一端、第三PMOS的漏极及第一NMOS的漏极共接于第一输入输出端，第三电阻的另外一端接第一反相器的输入端，第一NMOS的源极接地，第一时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)分别接第一PMOS的栅极和第一NMOS的栅极、时序使能输入端(ENB)接第三PMOS的栅极和第一D触发器的锁存输出端(Q)，第一时序产生模块的时钟输入端(Cd)和第一D触发器的触发时钟输入端(Clk)接第一逻辑电平转换模块的高压逻辑输出端(DH)，第一时序产生模块的时序控制输入端(Ctrl)、第一D触发器的触发数据输入端(D)、第一反相器的输出端共接于所述第二逻辑电平转换模块的低压逻辑输入端(DL)，第一时序产生模块的时序复位输入端(ResetB)和第一D触发器的锁存置位输入端(SetB)接第一复位端，第一逻辑电平转换模块的高压电源端(VH)接第一电源端、低压电源端(VL)接第二电源端。3.根据权利要求1所述的具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路，其特征在于，所述第二电压域模块的第二PMOS源极接第二电源端、漏极接第四PMOS的源极和第二电阻的一端，第二电阻的另一端、第四电阻的一端、第四PMOS的漏极及第二NMOS的漏极共接于第二输入输出端，第四电阻的另外一端接第二反相器的输入端，第二NMOS的源极接地，第二时序产生模块的第一时钟输出端(C1)和第二时钟输出端(C2)分别接第二PMOS的栅极和第二NMOS的栅极、时序使能输入端(ENB)接第四PMOS的栅极和第二D触发器的锁存输出端(Q)，第二时序产生模块的时钟输入端(Cd)和第二D触发器的触发时钟输入端(Clk)接第二逻辑电平转换模块的高压逻辑输出端(DH)，第二时序产生模块的时序控制输入端(Ctrl)、第二D触发器的触发数据输入端(D)、第二反相器的输出端共接于所述第一逻辑电平转换模块的低压逻辑输入端(DL)，第二时序产生模块的时序复位...

【专利技术属性】
技术研发人员：陈建章，
申请(专利权)人：杭州晶华微电子有限公司，
类型：发明
国别省市：浙江,33