可编程流水线接口电路制造技术

本申请公开的电路结构包括逻辑电路、多个双稳态电路以及耦合到双稳态电路的控制电路。每个双稳态电路具有数据输入、时钟输入和耦合到所述逻辑电路的输出。所述控制电路被编程以选择性地将双稳态电路的输出或者所述多个双稳态电路的数据输入处信号连接到所述逻辑电路的输入。所述控制电路从所述时钟信号产生一个或多个延迟时钟信号，并选择性地将所述一个或多个延迟时钟信号中的一个或没有延迟的时钟信号提供给所述第一多个双稳态电路的每个双稳态电路的时钟输入。

【技术实现步骤摘要】
可编程流水线接口电路
本公开总体涉及修复保持时间冲突和改进同步电路的性能。
技术介绍
“建立时间”和“保持时间”描述了对时序逻辑元件(如触发器或寄存器)的数据输入相对于时钟输入的时序要求。建立和保持时间定义了一个时间窗口，在此期间，数据必须是稳定的，以保证在操作条件和制造公差的全范围内的可预测性能。建立时间是指为了可靠地捕获数据信号的状态，在时钟事件(如时钟信号的上升或下降边沿)发生之前，输入数据信号必须保持稳定的最小时间量。保持时间是指为了可靠地捕获数据信号的状态，在时钟事件之后，输入数据信号应当保持稳定的最小时间量。建立时间冲突有时被称为长路径问题，可通过减少路径长度或降低时钟速度来补救。保持时间冲突有时被称为短路径问题，可通过增加路径长度或向信号路径添加延迟电路来补救。一些电路时序问题可能直到设计流程的后期才会被发现。也就是说，电路设计被实现为电路后，在测试过程中可能会发现错误。在这个后期阶段修复电路设计可能会非常昂贵。为了解决新发现的时序问题，一些设计包括在电路设计中几乎“无处不在”的流水线(pipeline)寄存器，例如，在每个触发器的输入和输出。在每个位置都有流水线寄存器的电路可能有利于优化时序，但这些电路可能非常昂贵。
技术实现思路
本公开的电路结构包括逻辑电路、多个双稳态电路以及耦合到所述双稳态电路的控制电路。每个双稳态电路具有数据输入、时钟输入和耦合到逻辑电路的输出。控制电路被编程以选择性地将双稳态电路的输出或者在所述多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入。所述控制电路从所述时钟信号产生一个或多个延迟时钟信号，并选择性地将所述一个或多个延迟时钟信号中的一个或没有延迟的时钟信号提供给所述第一多个双稳态电路的每个双稳态电路的时钟输入。另一种公开的电路结构包括多个可编程逻辑电路块。每个可编程逻辑电路块被配置为实现逻辑功能。所述可编程互连电路被配置以在所述多个可编程逻辑块之间选择性地传输信号。接口电路分别被耦合到所述多个可编程逻辑电路块。每个接口电路包括多个双稳态电路，以及与双稳态电路耦合的控制电路。每个双稳态电路具有数据输入、时钟输入和耦合到逻辑电路的输出。所述控制电路被编程以选择性地将双稳态电路的输出或在所述多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入。所述控制电路从所述时钟信号产生一个或多个延迟时钟信号，并选择性地将所述一个或多个延迟时钟信号中的一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第一多个双稳态电路的每个双稳态电路的时钟输入。参考以下详细描述可理解这些和其他方面。附图说明电路的各个方面和特点将在回顾以下详细描述和参考附图后变得明显，在这些附图中：图1示出了具有多个逻辑电路块的系统，每个逻辑电路具有可用于增强系统性能的相应的流水线接口电路；图2示出了连接到逻辑电路的流水线接口电路；图3示出了流水线接口电路的控制电路的示例实施例；图4示出了提供给流水线接口电路的锁存器的脉冲时钟信号；图5示出了根据一种方法选择的用于流水线化关键路径的时钟信号的波形；图6示出了根据另一方法选择的用于流水线化关键路径的时钟信号的波形；图7示出了通过流水线接口电路提供流水线化和为接口电路和逻辑块提供时间借用的时钟信号的波形；图8示出了一种方法，其中可使用流水线接口电路来延缓快速数据路径并防止保持冲突；图9示出了另一种方法，其中可使用流水线接口电路来延缓快速数据路径并防止保持冲突；以及图10示出了可编程集成电路(IC)，其上可实现所公开的电路和过程。具体实施方式如下所述，本文给出了许多具体细节用于描述具体的实施例。然而，对于本领域技术人员而言，显而易见的是，这些实施例的一个或多个其它例子和/或变型可在没有下面给出的所有具体细节的情况下实施。在其它例子中，在其它例子中，没有详细描述众所周知的特征，以免使这里的示例的描述模糊。为了便于说明，可在不同的图中使用相同的附图标记来表示相同元件或相同元件的附加实例。所公开的电路和方法涉及在逻辑电路块输入处的接口电路。每个接口电路都选择性地支持流水线化(pipelining)、选择性地时间借用和/或选择性地增加逻辑电路块输入的最小延迟路径上的延迟。每个逻辑电路块可具有一个相关联的接口电路，所述接口电路单独控制到所述块的每个位输入。接口电路可选择性地允许输入数据信号绕过(bypass)用于输入的接口到块，选择性地将输入数据信号在输入到块之前流水线化，选择性地将输入数据信号用延迟时钟信号流水线化用于时间借用，选择性地延缓快速路径，使时间借用在其他路径上成为可能。通过将寄存器集中在逻辑电路块的输入附近的接口电路中，并将寄存器与时钟延迟元件耦合以时间借用，迫使靠近输入端的寄存器表现为好像这些寄存器被放置在给定路径上靠近源触发器的位置，可以实现在几乎任何地方都有流水线寄存器的优点中的大多数，且不需要很高的成本。所述接口电路还可用于通过延缓较快的数据路径来促进全局激进的的时间借用，并可用于一般地修复的保持冲突(violation)。由于接口寄存器的位置集中在逻辑电路块的输入附近，因此接口寄存器更有可能与逻辑电路块共享相同的控制集(时钟、时钟使能和重置)，从而降低使能寄存器的成本，因为不再需要用于从控制集中选择信号的多路复用器。为了提高集成电路的性能，接口电路被提供在靠近逻辑电路块。每个接口电路都是可编程的，用于提供对输入信号的选择性流水线化到逻辑电路块。每个接口电路都包含多个双稳态电路和控制电路。每个双稳态电路被耦合用于接收输入数据信号，并被耦合用于输出数据信号到逻辑电路块的输入。所述控制电路控制到双稳态电路的时钟信号。控制电路是可编程的，从而选择性地将延迟时钟信号或没有延迟的时钟信号提供到每个双稳态电路的时钟输入。控制电路也是可编程的用于选择性地将双稳态电路的输出或双稳态电路的数据输入处的信号连接到逻辑电路块的输入。图1示出了具有多个逻辑电路块的系统，每个逻辑电路块具有可用于增强系统性能的相应的流水线接口电路(pipelineinterfacecircuit)。所述系统包括多个逻辑电路块，这些逻辑电路块表示为块102、104、106、108，也可称为“逻辑电路”或“逻辑块”。每个逻辑电路块都包括组合逻辑，组合逻辑既可是硬连线逻辑电路，也可以是可编程逻辑电路。硬连线逻辑是具有固定逻辑功能的电路。可编程逻辑可被配置为通过将配置数据存储在配置内存中实现不同组合的逻辑功能，例如，配置内存中的配置数据配置查找表和路由电路(routingcircuitry)的状态。逻辑电路块在这里也可称为“逻辑电路”或“逻辑块”。每个逻辑块都具有一组相关的一个或多个输出触发器(“FF”)，用于记录输出信号的状态。输出触发器组显示为块110、112、114和118。根据所实现的电路，来自每个FF组110、112、114和116的输出信号可连接到一个或多个逻辑块的输入或IC管芯的输出引脚。例如，一种特定实现的电路可使得来自输出FF110的输出信号通过流水线接口电路122连接到逻辑电路106的输入。所述连接可是硬连线的，例如在专用集成电路(ASIC)实现中，或者是可编程的，例如在现场可编程门阵列(FPGA)实现中。每个逻辑块都有一个相关联的流水线接口电路，该流水线本文档来自技高网...

【技术保护点】
1.一种电路结构，其特征在于，所述电路结构包括：逻辑电路；第一多个双稳态电路，所述第一多个双稳态电路的每个双稳态电路具有数据输入、时钟输入以及耦合到所述逻辑电路的输出；控制电路，所述控制电路耦合到所述第一多个双稳态电路，其中所述控制电路被编程以：接收输入时钟信号；选择性地将所述第一多个双稳态电路的输出或所述第一多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入，从所述输入时钟信号产生一个或多个延迟时钟信号，以及选择性地将所述一个或多个延迟时钟信号中的一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第一多个双稳态电路的每个双稳态电路的时钟输入。

【技术特征摘要】
2017.12.08 US 15/836,5711.一种电路结构，其特征在于，所述电路结构包括：逻辑电路；第一多个双稳态电路，所述第一多个双稳态电路的每个双稳态电路具有数据输入、时钟输入以及耦合到所述逻辑电路的输出；控制电路，所述控制电路耦合到所述第一多个双稳态电路，其中所述控制电路被编程以：接收输入时钟信号；选择性地将所述第一多个双稳态电路的输出或所述第一多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入，从所述输入时钟信号产生一个或多个延迟时钟信号，以及选择性地将所述一个或多个延迟时钟信号中的一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第一多个双稳态电路的每个双稳态电路的时钟输入。2.根据权利要求1所述的电路结构，其特征在于，所述控制电路还被配置为：从所述输入时钟信号产生多个替代时钟信号；以及为输入到所述第一多个双稳态电路的每个双稳态电路的时钟输入的输入，选择所述多个替代时钟信号中的一个时钟信号。3.根据权利要求1所述的电路结构，其特征在于，所述控制电路包括：第一时钟路径，所述第一时钟路径包括延迟电路和第一脉冲发生器，所述延迟电路被耦合用于接收所述输入时钟信号并被配置为产生所述一个或多个延迟时钟信号中的一个延迟时钟信号，所述第一脉冲发生器被耦合用于从所述延迟电路接收所述延迟时钟信号中的所述一个延迟时钟信号，其中所述第一脉冲发生器被配置为减少所述延迟时钟信号中的所述一个延迟时钟信号的脉冲宽度并且输出第一时钟信号；第二时钟路径，所述第二时钟路径包括第二脉冲发生器，所述第二脉冲发生器被耦合用于接收所述输入时钟信号，其中所述第二脉冲发生器被配置为减少所述输入时钟信号的脉冲宽度并输出第二时钟信号；以及其中所述控制电路还被配置为，为输入到所述第一多个双稳态电路的每个双稳态电路的时钟输入的输入，选择所述第一时钟信号或所述第二时钟信号。4.根据权利要求1所述的电路结构，其特征在于，所述电路结构还包括：第二多个双稳态电路，所述第二多个双稳态电路中的每个双稳态电路具有时钟输入和数据输入，所述数据输入被耦合用于接收所述逻辑电路的输出信号；以及其中所述控制电路还被编程以选择性地将所述一个或多个延迟时钟信号中的所述一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第二多个双稳态电路的每个双稳态电路的时钟输入。5.根据权利要求4所述的电路结构，其特征在于，所述控制电路还被编程以选择性地将具有第一脉冲宽度的所述输入时钟信号提供给所述第一多个双稳态电路，或将具有第二脉冲宽度的所述输入时钟信号提供给所述第一多个双稳态电路和所述第二多个双稳态电路，其中所述第一脉冲宽度小于所述第二脉冲宽度。6.根据权利要求1所述的电路结构，其特征在于，所述控制电路包括：第一时钟路径，所述第一时钟路径包括第一延迟电路和第一脉冲发生器，所述第一延迟电路被耦合用于接收所述输入时钟信号并被配置为产生所述一个或多个延迟时钟信号中的一个延迟时钟信号，所述第一脉冲发生器被耦合用于从所述第一延迟电路中接收所述一个或多个延迟时钟信号中的所述一个延迟时钟信号，其中所述第一脉冲发生器被配置为减少所述延迟时钟信号的脉冲宽度并输出第一时钟信号；第二时钟路径，所述第二时钟路径包括第二脉冲发生器，所述第二脉冲发生器被耦合用于接收所述输入时钟信号，其中所述第二脉冲发生器被配置为减少所述输入时钟信号的脉冲宽度并输出第二时钟信号；第三时钟路径，所述第三时钟路径包括第三脉冲发生器，所述第三脉冲发生器被耦合用于接收所述输入时钟信号，其中所述第三脉冲发生器被配置为减少所述延迟时钟信号的脉冲宽度并输出第三时钟信号，所述第三时钟信号的脉冲宽度大于所述第一时钟信号的脉冲宽度；以及其中所述控制电路还被配置为，为输入到所述第一多个双稳态电路的每个双稳态电路的时钟输入的输入，选择所述第一时钟信号、所述第二时钟信号或所述第三时钟信号。7.根据权利要求6所述的电路结构，其特征在于，所述第二时钟路径包括：反相器，所述反相器被耦合用于接收所述输入时钟信号并输出反相时钟信号；以及多路复用器，所述多路复用器被耦合用于接收所述反相时钟信号和所述输入时钟信号，其中所述多路复用器被配置为选择所述反相时钟信号或所述输入时钟信号用于输入到所述第二脉冲发生器。8.根据权利要求1所述的电路结构，其特征在于，所述第一多个双稳态电路为电平敏感锁存器。9.根据权利要求1所述的电路结构，其特征在于：对于输入到所述逻辑电路的每个输入，所述控制电路包括分别的数据选择电路，所述分别的数据选择电路独立于每个其他分别的数据选择电路被编程为选择性地将所述第一多个双稳态电路中的双稳态电路的输出或者在所述双稳态电路的数据输入处的所述信号连接到所述逻辑电路的输入；以及对于所述第一多个双稳态电路中的每个双稳态电路，所述控制电路包括分别的时钟选择电路，所述分别的时钟选择电路独立于每个其他分别的时钟选择电路被编程为选择性地将所述一个或多个延迟时钟信号中的所述一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述双稳态电路的所述时钟输入。10.根据权利要求1所述的电路结构，其特征在于，所述第一多个双稳态电路为边沿触发式触发器。11.一种电路结构，其特征在于，所述电路结构包括：多个可编程逻辑电路块，其中每个可编程逻辑电路块被配置以实现逻辑功...

【专利技术属性】
技术研发人员：I·K·噶奴索夫，布莱恩·C·贾德，H·弗赖塞，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：美国,US