处理单元设置有通用算法单元的人工智能模块及系统芯片技术方案

一种处理单元设置有通用算法单元的人工智能AI模块及系统芯片。在实施例中，所述AI模块包括：按第一维度和第二维度排列成二维阵列的多个处理单元，各处理单元包括运算单元，用于能够完成逻辑和/或乘加运算，所述运算单元接收根据广播的操作码并且根据操作码所确定的逻辑或乘加运算进行运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；二维阵列中的各处理单元共用同一个时钟信号进行运算；其中，第一维度和第二维度彼此垂直。通过配置AI模块的运算单元，可以使AI模块实施更多样的运算。

【技术实现步骤摘要】
处理单元设置有通用算法单元的人工智能模块及系统芯片
本专利技术涉及集成电路领域，尤其涉及一种处理单元设置有通用算法单元的人工智能AI模块及系统芯片。
技术介绍
近年来，人工智能迎来一波发展浪潮。人工智能是研究使计算机来模拟人的某些思维过程和智能行为(如学习、推理、思考、规划等)的学科，主要包括计算机实现智能的原理、制造类似于人脑智能的计算机，使计算机能实现更高层次的应用。随着人工智能研究的深入和应用的广泛推广，有必要推出更符合需求以及更为灵活的AI模块。此外，人工智能模块由处理器通过总线来进行访问控制，而总线是有一定的带宽限制，这样的架构难以适应人工智能AI模块的大带宽需求。
技术实现思路
根据第一方面，提供一种包括AI模块的芯片电路，所述AI模块包括：按第一维度和第二维度排列成二维阵列的多个处理单元，各处理单元包括运算单元，用于能够完成逻辑和/或乘加运算，所述运算单元接收根据广播的操作码并且根据操作码所确定的逻辑或乘加运算进行运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；二维阵列中的各处理单元共用同一个时钟信号进行运算；其中，第一维度和第二维度彼此垂直。优选地，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元还包括加法器、第一寄存器和第二寄存器、第一复用器；在第一维度上的第一输入数据端和第一数据输出端；在第二维度上的第二数据输入端和第二数据输出端；第一数据自第一数据输入端口输入，运算单元将第一数据和系数数据进行乘加和/或逻辑运算；第二数据自第二数据输入端输入，加法器将第二数据和乘积相加，相加之后的和值寄存在第一寄存器中；第一复用器从第一寄存器的输出数据和第二数据中选择一个数据经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下可以经第二输出端输出。根据第二方面，提供一种系统芯片，包括：如第一方面所述的AI模块；FPGA模块，与所述AI模块耦合，以便自AI模块发送数据或者接收数据。优选地，AI模块嵌入FPGA模块中以便复用FPGA模块的绕线架构，以便自AI模块发送数据或者接收数据，皆经由所述的复用的FPGA的绕线架构。优选地，FPGA模块配置为控制电路，为所述运算单元提供算法代码，运算单元执行和算法代码相应的运算。通过配置通用AI模块的运算单元，可以使AI模块实施更多样的运算。附图说明图1是根据本专利技术实施例的AI模块的示意图；图2是处理单元的示意图；图3是一种集成有FPGA和AI模块的系统芯片的结构示意图；图4是FPGA电路的结构示意图。具体实施方式为使本专利技术实施例的技术方案以及优点表达的更清楚，下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。在本申请的描述中，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。图1是根据本专利技术实施例的AI模块的示意图。如图1所示，AI模块是一个二维阵列，它例如包括4X4个处理单元PE。脉动阵列包括，例如，4X4个处理单元PE。脉动阵列可分为两个维度，彼此垂直的第一维度和第二维度。为方便起见，可以水平维度为第一维度，以垂直维度为第二维度，以左向右为第一方向，以上向下为第二方向。以第一处理器、第二处理器和第三处理器为例，第一处理器和第二处理器沿第一维度相邻排列且具有相同的第二维度值，第一处理器的第一输出端耦合到第一处理器的第一输入端；第一处理器和第三处理器沿第二维度相邻排列且具有相同的第一维度值，第一处理器的第二输出端耦合到第三处理器的第二输入端。一维数据a可以沿第一维度沿第一方向并行输入具有相同第二维度值的各处理单元；数据在各处理单元中和存储在单元中的另一维数据(系数)W进行运算；运算结果可以沿第二维度第二方向输入各处理单元，并且彼此相加。二维阵列中的各处理单元共用同一个时钟信号进行运算。需要注意，图1中的每条数据线既可代表单比特的信号，也可代表8(或16，32)比特的信号。在一个例子中，二维阵列可以实现矩阵乘法。在另一个例子中，二维阵列可以实现卷积算法。在实施例中，可以广播算法代码，使得各处理单元可以执行由所接收的算法代码确定的运算。图2是处理单元的示意图。如图2所示，处理单元包括算法单元ALU和加法器ADD。数据自第一数据输入端口DI输入，在ALU和存储在系数存储器MEM中的系数W进行运算，然后，该运算结果在加法器ADD和来自第二数据输入端口PI的数据P相加；相加之后的和值寄存在寄存器REG1中。在下一个时钟时，和值S经第一输出端PO输出。和值S经第一输出端PO输出后可以经输入端口PI输入位于下方的另一个PE。处理单元还包括第一MUX(MUX1)，该MUX耦合在ADD和PI输入端之间。第一MUX的一个输入端耦合至REG1的输出端，另一个输入端耦合至PI输入端，输出端则耦合至ADD的一个原本属于PI信号的输入端。根据需要，第一MUX可以在控制信号的控制下选通来自PI输入端的信号，使得上方处理单元的信号可以和当前处理单元的运算结果相加；也可以选通来自REG1的输出端的信号，使得当前处理单元的ALU的多次运算结果可以累加。当然，数据a还可以寄存在寄存器REG2中，并且在时钟控制下经第二输出端DO输出到在右侧的处理单元PE。时钟CK用于控制处理单元的处理进程。使能信号EN用于启动或暂停处理单元的处理进程。在一个例子中，ALU的运算功能包括但不限于加减乘除，逻辑运算等等。可以通过向AI模块广播算法代码，使得ALU执行和算法代码有关的运算功能。广播路径可以通过信号线实现，由外部控制电路提供算法代码。在一个例子中，FPGA模块可以作为上述的外部控制电路。图3是一种集成有FPGA和AI模块的系统芯片的结构示意图。如图3所示，系统芯片上集成有至少一个FPGA电路和至少一个AI模块。AI模块可以是图1所述的AI模块。至少一个FPGA电路中的各FPGA电路可实现逻辑、计算、控制等各种功能。FPGA利用小型查找表(例如，16×1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能。系统芯片上还设置有与AI模块相对应的接口，FPGA模块和AI模块通过接口模块连通。接口模块可以是XBAR模块，XBAR模块例如由多个选择器(Multiplexer)和选择位元组成。接口模块也可以是FIFO(先进先出)。接口模块还可以是同步器(Synchronizer)，同步器例如由2个触发器(Flip-Flop或FF)串连而成。FPGA模块和AI模块可以并排放置，此时FPGA模块可以为AI模块传输数据，提供控制；AI模本文档来自技高网...

【技术保护点】
1.一种包括人工智能AI模块的芯片电路，所述AI模块包括：按第一维度和第二维度排列成二维阵列的多个处理单元(PE)，各处理单元包括运算单元(ALU)，用于能够完成逻辑和/或乘加运算，所述运算单元接收根据广播的操作码并且根据操作码所确定的逻辑或乘加运算进行运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；二维阵列中的各处理单元共用同一个时钟信号进行运算；其中，第一维度和第二维度彼此垂直。

【技术特征摘要】
1.一种包括人工智能AI模块的芯片电路，所述AI模块包括：按第一维度和第二维度排列成二维阵列的多个处理单元(PE)，各处理单元包括运算单元(ALU)，用于能够完成逻辑和/或乘加运算，所述运算单元接收根据广播的操作码并且根据操作码所确定的逻辑或乘加运算进行运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；二维阵列中的各处理单元共用同一个时钟信号进行运算；其中，第一维度和第二维度彼此垂直。2.根据权利要求1所述的芯片电路，其特征在于，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元还包括加法器(ADD)、第一寄存器(REG1)和第二寄存器(REG2)、第一复用器(MUX1)；在第一维度上的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上的第二数据输入端(PI)和第二数据输出端(PO)；第一数据...

【专利技术属性】
技术研发人员：连荣椿，王海力，马明，
申请(专利权)人：京微齐力北京科技有限公司，
类型：发明
国别省市：北京,11