一种快速锁定的锁相环电路制造技术

本发明专利技术提供一种快速锁定的锁相环电路，第一鉴频鉴相器具有Fref输入端、Fback输入端，及输出端；第一鉴频鉴相器的输出端连接电荷泵的输入端；电荷泵输出端连接环路滤波器输入端；环路滤波器输出端连接压控振荡器输入端，压控振荡器输出端连接分频器输入端；具有Fref输入端、Fback输入端及UP1输出端的第二鉴频鉴相器；分频器输出端连接第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；第二鉴频鉴相器的UP1输出端连接电荷泵输出端以及所述环路滤波器的输入端。本发明专利技术的锁相环在锁定过程的初期，增大带宽，来加快锁定时间。接近锁定时，再降低带宽使其恢复到原有带宽，以达到减小相位噪声和毛刺的目的。

A Fast Locking Phase-Locked Loop Circuit

The invention provides a fast locked phase-locked loop circuit. The first phase discriminator has Fref input terminal, Fback input terminal and output terminal; the output terminal of the first phase discriminator is connected with the input terminal of the charge pump; the output terminal of the charge pump is connected with the input terminal of the loop filter; the output terminal of the loop filter is connected with the input terminal of the voltage controlled oscillator, and the output terminal of the voltage controlled oscillator is connected with the input terminal of the frequency divider. A second frequency and phase discriminator with Fref input terminal, Fback input terminal and UP1 output terminal; the output terminal of the frequency divider connects the Fback input terminal of the first frequency and phase discriminator and the Fback input terminal of the second frequency and phase discriminator; the UP1 output terminal of the second frequency and phase discriminator connects the charge pump output terminal and the input terminal of the loop filter. In the early stage of the locking process, the phase-locked loop of the invention enlarges the bandwidth to speed up the locking time. When approaching lock-in, the bandwidth is reduced to restore the original bandwidth, so as to reduce the phase noise and burr.

【技术实现步骤摘要】
一种快速锁定的锁相环电路
本专利技术涉及半导体集成电路设计领域，特别是涉及一种快速锁定的锁相环电路。
技术介绍
锁相环是集成电路设计中的重要模块，广泛应用于通信领域。其主要用途有时钟数据恢复和频率合成。如图1所示，图1显示为现有技术中的锁相环电路示意图。包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和分频器(Divider)。鉴频鉴相器是用来检测输入信号和反馈信号之间的相位和频率差异。该差异用来激活电荷泵，之后对环路滤波器进行充电或放电，环路滤波器输出电压控制压控振荡器VCO来产生锁相环的输出信号，锁相环输出信号经过分频器分频后反馈至鉴频鉴相器PFD的输入端，通过反馈作用使得锁相环的输出频率逐渐达到其输入信号频率的N倍(N为分频器的倍数)。鉴频鉴相器PFD输出两个信号：UP和DN。当输入信号Fref相对于反馈信号Fback相位超前时，Fref的上升沿使UP产生上升沿并为高电平，直到Fback的上升沿到来，使UP产生下降沿并为低电平。而DN会在Fback的上升沿时产生一个上升沿，但是由于此时UP为高电平，所以DN马上产生一个下降沿，从而DN还未完全本文档来自技高网...

【技术保护点】
1.一种快速锁定的锁相环电路，其特征在于，至少包括：第一鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器以及第二鉴频鉴相器；所述第一鉴频鉴相器具有两个输入端：Fref输入端和Fback输入端，以及输出端；所述第一鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵输出端连接所述环路滤波器输入端；所述环路滤波器输出端连接所述压控振荡器输入端，所述压控振荡器输出端连接所述分频器输入端；具有Fref输入端、Fback输入端以及UP1输出端的第二鉴频鉴相器；所述分频器输出端连接所述第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；所述第二鉴频鉴相器的UP1输出端连接所述电荷泵输出...

【技术特征摘要】
1.一种快速锁定的锁相环电路，其特征在于，至少包括：第一鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器以及第二鉴频鉴相器；所述第一鉴频鉴相器具有两个输入端：Fref输入端和Fback输入端，以及输出端；所述第一鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵输出端连接所述环路滤波器输入端；所述环路滤波器输出端连接所述压控振荡器输入端，所述压控振荡器输出端连接所述分频器输入端；具有Fref输入端、Fback输入端以及UP1输出端的第二鉴频鉴相器；所述分频器输出端连接所述第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；所述第二鉴频鉴相器的UP1输出端连接所述电荷泵输出端以及所述环路滤波器的输入端。2.根据权利要求1所述的快速锁定的锁相环电路，其特征在于：所述第一鉴频鉴相器具有两个输出端：UP输出端和DN输出端，所述UP输出端和DN输出端连接所述电荷泵输入端。3.根据权利要求2所述的快速锁定的锁相环电路，其特征在于：所述电荷泵...

【专利技术属性】
技术研发人员：宏潇，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31